Texas Instrument LMK04714-Q1雙環時鐘抖動清除器是一款高性能時鐘調節器，支持JEDEC JESD204B/C，適用于航天應用。PLL2的每個14時鐘輸出均可配置為驅動七個JESD204B/C轉換器。Texas Instrument LMK04714-Q1還可以使用自身和SYSREF時鐘驅動其他邏輯器件。 SYSREF可以使用直流和交流耦合來提供。由于該器件不限于JESD204B/C應用，因此14輸出可以單獨配置為傳統時鐘系統的高性能輸出。

數據手冊：*附件：Texas Instruments LMK04714-Q1雙環時鐘抖動清除器數據手冊.pdf

特性

• AEC-Q100等級1（-40°C至125°C）
• 3255MHz最大時鐘輸出頻率
• 多模：雙PLL、單PLL和時鐘分配
• 6GHz外部VCO或分配輸入
• 在2500MHz下的超低噪聲
  • 54fs RMS抖動（12kHz到20MHz）
  • 64fs RMS抖動（100Hz到20MHz）
  • 本底噪聲：-157.6dBc/Hz
• 3200MHz處的超低噪音
  • 61fs RMS 抖動（12kHz 至 20MHz）
  • 67fs RMS 抖動（100Hz 到 100MHz）
  • 本底噪聲：-156.5dBc/Hz
• PLL2
  • -230dBc/Hz的PLL FOM
  • -128dBc/Hz的PLL 1/f
  • 鑒相器速率高達320MHz
  • 兩個集成VCO：2440MHz至2600MHz和2945MHz至3255MHz
• 最多14個差分設備時鐘
  • CML、LVPECL、LCPECL、HSDS、LVDS和 2xLVCMOS可編程輸出
• 最多1個緩沖VCXO/XO輸出
  • LVPECL、LVDS、2xLVCMOS可編程
• 1-1023 CLKOUT整數分頻器
• 1-8191 SYSREF整數除法器
• SYSREF時鐘的25ps步進模擬延遲
• 設備時鐘和SYSREF的數字延遲和動態數字延遲
• 使用PLL1的保持模式
• 0延遲與PLL1或PLL2
• 高可靠性
  • 受控基線
  • 唯一組裝/測試站點
  • 唯一制造廠
  • 延長的產品壽命周期
  • 延長的產品變更通知
  • 產品可追溯性

功能框圖

高性能時鐘抖動清除器LMK04714-Q1技術解析

一、產品概述

LMK04714-Q1是德州儀器(TI)推出的一款汽車級超低噪聲雙環時鐘抖動清除器，專為JESD204B/C數據轉換器時鐘應用設計。作為AEC-Q100 Grade 1認證器件，它可在-40°C至+125°C溫度范圍內穩定工作，滿足汽車雷達、激光雷達(LIDAR)等嚴苛環境應用需求。

該器件采用雙PLL架構，集成兩個內部VCO(2440-2600MHz和2945-3255MHz)，支持高達3255MHz的時鐘輸出頻率。其卓越的噪聲性能表現在：

• 2500MHz時僅54-fs RMS抖動(12kHz-20MHz)
• 3200MHz時61-fs RMS抖動(12kHz-20MHz)
• 噪聲底低至-157.6dBc/Hz

二、關鍵特性與技術優勢

1. 雙PLL架構設計

LMK04714-Q1采用創新的雙PLL架構：

• ?PLL1?：負責低頻段抖動清除，支持外部VCXO輸入，典型環路帶寬10-200Hz
• ?PLL2?：實現高頻段頻率合成，集成雙VCO核心，典型環路帶寬50-200kHz

這種架構通過對參考時鐘進行兩級處理，既保持了低頻段的相位噪聲優勢，又利用了高頻VCO的優異寬帶噪聲特性。

2. JESD204B/C系統支持

器件提供14個可配置差分輸出，支持靈活分配為：

• 7個設備時鐘(Device Clock)
• 7個SYSREF時鐘
  每個輸出均可獨立配置為CML、LVPECL、LVDS、HSDS或LCPECL格式，滿足不同JESD204B/C接收器的接口需求。

3. 高級時鐘管理功能

• ?數字延遲?：支持8-1023個VCO周期的可編程延遲，步進精度達半周期(如3.2GHz時156.25ps)
• ?動態相位調整?：可在運行時微調時鐘相位，最小調整量為一個時鐘周期
• ?SYSREF同步?：提供全局和本地兩級延遲控制，確保與設備時鐘的精確時序對齊
• ?多模式操作?：支持雙PLL、單PLL和純時鐘分配模式

三、典型應用設計要點

1. 電源設計建議

器件包含多個獨立電源域：

• 數字電路電源(VCC5_DIG)
• PLL1電源(VCC6_PLL1)
• VCO電源(VCC1_VCO)
• PLL2電源(VCC10_PLL2)
• 時鐘輸出組電源(分4組)

建議采用星型拓撲供電，每組電源單獨濾波。關鍵模擬電源推薦使用LC濾波，如10μF鉭電容并聯0.1μF陶瓷電容。

2. 環路濾波器設計

PLL2集成部分環路濾波器元件：

• C1i = 60pF
• R3 = 2400Ω
• C3 = 50pF
• R4 = 200Ω
• C4 = 10pF

外部只需設計C1、C2和R2。使用TI的PLLatinum Sim工具可優化設計，例如對于245.76MHz相位檢測頻率，典型值為：

• C1 = 220pF
• C2 = 68nF
• R2 = 120Ω

3. 時鐘輸出布局

輸出按物理位置分為4組，各組間存在不同耦合程度：

• 組0(CLKOUT0/1/12/13)：高交叉干擾
• 組1(CLKOUT2/3)：中等干擾
• 組2(CLKOUT4-7)：低干擾
• 組3(CLKOUT8-11)：中等干擾

建議將相同頻率或可容忍干擾的時鐘分配在同一組，關鍵高頻時鐘優先使用組2。

四、汽車應用中的特殊考量

作為汽車級器件，LMK04714-Q1具備多項可靠性增強特性：

1. ?擴展溫度范圍?：-40°C至+125°C全溫域性能保證
2. ?故障檢測?：集成LOS(信號丟失)檢測電路，支持自動切換和保持模式
3. ?保持模式?：參考時鐘丟失時，自動保持輸出頻率精度(典型±0.71ppm)
4. ?增強ESD保護?：HBM ±2000V，CDM ±250V

在汽車雷達系統中，建議配置：

• 主時鐘輸入使用具有LOS檢測的CLKIN0
• 備用時鐘輸入連接至CLKIN1
• 啟用自動切換模式(CLKin_SEL_AUTO_EN=1)
• 設置合理的保持模式退出條件

五、設計支持資源

TI提供完整的開發支持工具鏈：

1. ?TICS Pro?：寄存器配置與功耗計算工具
2. ?PLLatinum Sim?：環路濾波器設計與相位噪聲仿真
3. ?Clock Tree Architect?：時鐘樹架構設計與器件選型工具

通過合理配置LMK04714-Q1的豐富功能，設計人員可構建滿足最嚴苛汽車應用要求的時鐘子系統，同時簡化BOM并提高系統可靠性。