Chiplet的未來會是什么樣子呢？它們可能會改變半導體行業的結構，將其從摩爾定律的束縛和少數代工廠的霸權中解放出來嗎？或者，就像之前的薄膜混合物和multi-die封裝一樣，可能會分散到幾個應用領域，風險和成本都是可控的。 Chiplet走向的決定因素主要由三個開放性問題來確定：KGD、互連，以及架構。

KGD????

簡單來說，KGD（known-good-die）是一個乘法問題。一個SiP（system-in-package）中正常運行的可能性小于每個在SiP中獨立工作的die運行正常的概率的乘積。這個數字隨著SiP中die數量的增加而急劇減小。解決方案是只使用你知道全部工作正常的芯片，即KGD。

問題在于，沒有所謂的KGD。異常的die會通過測試過程混入。Die在處理過程中可能會受到損害，或在測試后出現故障。或者它們可以獨立工作時是正常的，但在某種特殊的電壓和溫度組合下，在系統中無法正常工作。熵會像糧倉中的老鼠一樣吞噬掉SiP的良率。

對于chiplet開發者來說，首道防線是充分利用現有的測試技術。如今，SoC的設計者必須在測試上做出妥協。他們通常以采用SoC中使用的IP所附帶的測試方法開始，有時也以采用這些測試方法結束，然后可能會增加更多的測試。但是，由于芯片在測試上花費的時間可能會占總成本的很大一部分，設計者必須在測試覆蓋面和成本之間取得平衡。

Chiplet自我修復??

對于chiplet來說，情況有些不同。SiP通常無法通過低成本的方式來翻新，替換掉有缺陷的die，他們必須報廢。所以，SiP開發者可能會接受chiplet的高單價，以獲得較低的故障率，從而減少非常昂貴的SiP的報廢率。

這意味著chiplet供應商，特別是那些chiplet可能在同一個SiP中被多次使用的供應商，可以投入更多的精力去獲得出色的測試覆蓋率，并可以收回這部分成本。他們也可以在內置自測中投入更多，不僅用于現在常用的內存，還用于邏輯和模擬電路。

Chiplet供應商也可以投入更多的精力進行故障分析。通常，測試電路所有可能出現的失效是不可行的，除了短路或開路，或者死掉的晶體管，還有許多可能的故障，所有這些都需要不同種類的測試程序。但如果設計者可以分析芯片故障并找到根本原因，他們通常可以確保這些故障不會被測試漏掉。他們甚至能開發出可以預測chiplet后生命周期內的未來故障的測試。

作為最后一道防線，chiplet設計者可以創建自我診斷和自我修復功能的die。這項技術已經存在，至少在研究生論文和關鍵任務系統中存在。但它通常不被認為值得消耗大量的die面積。不過，如果自我修復技術能使價值數千美元的SiP免于報廢，這種想法可能會改變。

互聯??

一旦你有了良品die，下一個挑戰就是互連。在SiP中，互連的最大問題是永遠不夠，連接不夠、帶寬不夠、傳播延遲不夠小、剛性不足以承受機械沖擊和振動、熱導性不足以來幫助冷卻chiplet，熱膨脹性不足，以防止組件扭曲。或者，更準確地說，這些限制嚴重約束了架構師如何將SiP劃分為chiplet。這些問題推動了chiplet安裝基板的持續創新。

如今，主要基板材料是有機材質，是single-die傳統封裝使用的材料的延續。從原材料到印刷和組裝設備到組裝服務的供應鏈都是成熟的。有機材料在互連線的精細程度和間距，以及互連凸點的緊密程度方面存在固有的局限性。另外，這種材料的柔韌性較差，熱膨脹系數也與硅相去甚遠。這些特性限制了可安全組裝的multi-die的尺寸和復雜性。

目前的主要替代品是硅基板。你可以使用IC制造工藝的一種版本來制造硅基板，通常被稱為interposer，這種工藝可以打印出極其精細的特征，并能很好地控制電氣特性。但這種先進的封裝技術只有少數幾家供應商，主要是最先進的代工廠。據報道，如果能夠批量生產，僅基板的價格就可能超過1,000美元。

玻璃替代品???

為尋求中間地帶，Intel正在研究玻璃材料。在最近對分析師和媒體的一次演講中，Intel的Pooya Tadayon解釋說，玻璃比有機材料更硬，熱膨脹性接近硅，可以實現非常精細的互連功能和穩定的大型組件。他預計玻璃將在本十年的下半段成為有機物的替代品。玻璃也為Intel的另一種技術路徑打開了大門：在基板中加入光波導，將chiplet上的硅光子收發器互連起來。光互連可以大大提高互連數據傳輸速率。

光互連可能幫助解決的另一個問題很少被討論，但卻像逼近的風暴一樣在地平線上若隱若現。那就是安全性。一旦將系統分割成chiplet，就會使一些關鍵數據通道暴露在不速之客的探測和觀察之下。從技術上講，單片SoC也是如此，但只有在裝備精良的故障分析實驗室中才能做到，而且還要付出巨大的努力。在某些應用中，惡意方可能會從SiP中提取他們無法從同等SoC中獲取的數據或代碼，這一點令人深感憂慮。這種可能性可能會迫使架構師們認真考慮諸如在SiP內部進行加密數據傳輸等安全措施，這對性能和chiplet的die面積都有影響。

互聯????

尋找最佳基板的過程中，還有另一個任務：如何在互連中傳輸信息。你傳輸數據的方式會影響到基板的需求和系統架構師如何在chiplet之間劃分設計。

最明顯的方法是將chiplet看作SoC上的IP模塊。你可以在die上用單獨的線路連接IP模塊，用于時鐘和控制等信號，并用寬并行總線連接數據。在一個die上，你可以根據帶寬需求來調整總線的寬度。那么為什么不用同樣的方式連接chiplet，使用單獨的線路連接時鐘和控制信號，然后使用寬總線進行數據傳輸呢？

如果非常小心，這種方法在時鐘和控制信號方面效果很好。但是，即使使用了先進的封裝，die之間的互連長度也要比die上的互連長度大得多，因此，速度更慢、功耗更高。這些單獨的時鐘和控制信號將輸出到驅動焊盤，占用空間和功耗。而且，接觸特定chiplet的互連線數量相當有限，尤其是有機基板。因此，如果你真的想在一個小chiplet上布線2,000條，那將會很困難，甚至不可能。

還有另一個問題。當你通過并行總線發送原始數據時，接收器必須等到一個給定傳輸的所有比特都到達后，才能從總線上讀取數據。但是，總線越長（die之間的距離可能是幾毫米或厘米）最快和最慢的比特之間可能會有更大的偏差。必要的等待時間會減慢總線周期，從而降低帶寬。因此，雖然將chiplet視為在on-die的IP是合理的，但可能并不實際。

高速串行????

還有一個方便的類比。為什么不把chiplet當作電路板上的獨立芯片呢？計算機行業已經有了一種廣泛使用的封裝間傳輸標準，PCIe（Peripheral Component Interconnect Express）總線。PCIe通過將并行的信號束轉化為串行的脈沖，對其進行編碼，并通過特殊的高速串行發射器以比并行總線更高的每秒符號率將其發射出去，克服了擁塞和時序的問題。接收器在另一端解碼傳入的波形，重建脈沖，并將它們轉換回并行比特。PCIe通過使用多通道此類串行收發器，可實現極高的數據傳輸速率，而串行-并行轉換和編碼/解碼的延遲成本并不高。

但是，PCIe是為在厘米級距離的電路板上使用而開發的，而不是在毫米級的基板上使用。它放棄了速度和效率來換取距離。因此，一個新的行業聯盟，包括AMD、ARM、Intel、Nvidia、Qualcomm、Samsung和TSMC等重要玩家，正在將PCIe的概念適應到先進封裝的電氣環境，并盡可能地依賴現有的協議。成果就是UCIe（Universal Chiplet Interconnect express），目標是成為SiP中chiplet之間連接的標準，盡管目前它并不涵蓋某些關鍵需求，如與某些類型內存芯片的連接。該規范的目標是實現高數據傳輸速率和低單位比特傳輸能耗。但一些設計人員注意到，該規范對引腳的使用相當奢侈。

其它替代方案???

同時，還有其他一些工作正在進行中。例如，Open Compute Project包括另一個物理層構想，即chiplet間高速接口的BoW（Bunch of Wires）規范。初創公司Eliyan開發了Nulink，這是BoW的進化版本。Nulink的目標是減少所需的die面積、chiplet間互聯數量以及能耗。Nulink本質上是協議無關的，能夠在同一物理層上實現UCIe協議、內存協議和專有協議。此外，雖然Nulink可以利用先進封裝的優勢，但它是為在電氣特性不太理想的有機基板上使用而開發的。

架構師可能會對這些方案提出反對意見，因為延遲。SoC中各功能塊之間的并行連接，從一個功能模塊發送信號到另一個功能模塊接收信號之間的延遲非常小。EDA工具集中的定時分析工具可以輕松處理這種延遲。

但是，將并行信號轉換為串行脈沖流、編碼該流、將其從一個chiplet傳輸出去、在另一個chiplet接收它、解碼它、并將脈沖流轉換回并行數據所需的時間，可能比僅僅將一個信號從一個chiplet傳輸到另一個chiplet的時間要長得多，而且可能變化不定。如果一個系統的分區方式使其性能對這些互連延遲非常敏感，那么它的性能就會很差。

另一方面，許多SoC今天使用NoC（network-on-chip）來連接功能模塊，而不是點對點并行總線。盡管NoC本身也有延遲，但這比chiplet間互聯的延遲要小得多，原因也不同。但SoC架構師已經找到了許多方法，使他們的設計能夠承受這些網絡延遲。事實上，即使是在處理器子系統中，模塊之間的延遲往往也比模塊之間的數據傳輸速率重要得多。因此，有理由相信，即使chiplet間的一些路徑需要非常高的數據傳輸速率，互連延遲也不一定會成為SiP性能的限制因素。

朝向功能市場的發展?????

對于希望解決特定互連問題的SiP設計人員來說，豐富的互連替代方案將是一大助力。但它可能會阻礙芯片市場的長遠發展。

DARPA最初設想的，也是許多chiplet倡導者仍在設想的chiplet市場，與當時的中型集成電路市場非常相似：系統設計人員可以從中挑選各種功能的chiplet，根據需要進行排列，而不必擔心接口兼容性問題。當然，這種設想依賴于存在一個或幾個特定應用的標準chiplet互連方案。如果每個chiplet供應商都選擇支持他們想要的任何物理層和協議，或者如果每個chiplet都必須支持一系列競爭技術，市場就會受到阻礙。同樣，如果一個標準組織試圖滿足各方的需求，那么該標準將變得過于復雜。

在這個狹窄的通道中航行是一種極大的挑戰，但并非不可能。可以說，PCIe經過幾代做到了這一點，不過，如果沒有Intel當時在PC和服務器中的主導地位，PCIe能否做到這一點還是一個無法回答的問題。一個或許不太恰當的類比可能是NoC市場，一個偉大的想法導致了大量不兼容的架構的出現，以至于沒有一個網絡成為標準。

如果成功，chiplet設計師將擁有一個廣闊、健康的標準產品die市場。如果互連領域混亂，那么可能只能為每個特定的SiP設計開發定制的chiplet，這使得chiplet供應商和SiP開發者更難以證明他們的設計成本的合理性，并從經驗曲線中受益。只有時間能告訴我們答案。

審核編輯：劉清