數字IC是傳遞、加工、處理數字信號的集成電路（Integrated Circuit, IC), 一般將其分為通用數字IC和專用數字IC。

數字IC前端設計，以架構設計為起點，以生成可布局布線的網表級為終點。該過程主要包括：TRL編程、仿真驗證、邏輯綜合（Design Compiler）、靜態時序分析（STA）、形式驗證（Formality）。

1.RTL代碼設計

使用硬件描述語言（HDL ）將功能以代碼的形式描述實現，形成RTL代碼。

2.功能仿真驗證

檢驗RTL級的代碼設計的正確性。

常用工具：Mentor公司的Modelsim、Synopsys的VCS、Cadence的NC-Verilog等。

3.STA（靜態時序分析）

靜態時序分析屬于驗證范疇，指的是在時序上對電路進行驗證，檢查電路是否存在建立時間（setup time）和保持時間（hold time）的違例（violation）。

常用工具：Synopsys的Prime Time。

4.邏輯綜合

將HDL代碼翻譯成門級網表Netlist。

常用工具：Synopsys的Design Compiler。

5.形式驗證（Formality）

為保證在邏輯綜合過程中不改變原先HDL描述的電路功能，在功能上對綜合后的網表進行的驗證，就是形式驗證。

常用方法：等價性檢查方法。即以功能驗證后的HDL設計為參考，對比綜合后的網表功能，驗證它們是否在功能上存在等價性。

常用工具：Synopsys的Formality。

審核編輯：劉清