2022年，集成電路半導體行業最熱的頭條是“EDA被全面封鎖”。如何突破EDA封鎖，成為行業發展的關鍵詞，也是群體焦慮。在全球市場，有人比喻EDA是“芯片之母”，如果沒有了芯片，工業發展和社會進步將處處受制，EDA的重要性也上升到了戰略性高度。盡管國際封鎖形勢嚴峻，但睿智的中國科技人擅于把危機化為機會，從《加快自主研發應用，讓工業軟件不再卡脖子》，到《破解科技卡脖子要打好三張牌》，即一要打好“基礎牌”，提升基礎創新能力；二要打好“應用牌”，加強對高精尖國貨的應用；三是要打好“人才牌”，讓人才留得住、用得上、有發展……，各種政策、舉措和實際行動，處處彰顯了我們中國科技的發展韌性。

我們EDA探索頻道，今天迎來了第12期的內容——MOSFET收縮（2）- Heterogeneous Era，下面就跟著小編一起來開啟今天的探索之旅吧~

上一期我們談到了芯片的微縮規則，在微米時代，基本上依據這個規則就可以實現集成電路的微縮，所以稱為“Happy Scaling Era”。然而，當集成電路發現到深亞微米，尤其在90nm這一代時，就Happy不起來了。比如，SiO2柵氧化物被縮小到約1.2納米時，柵氧化物的漏電流呈指數增加。傳統的MOSFET縮放規則也要求電源電壓的縮?。ūM管不是完全按比例的），降低供應電壓和閾值電壓會導致越來越高的亞閾值漏電流。如果不能對柵氧化物厚度和閾值電壓進行縮放，傳統的微縮規則就沒有辦法正常地工作了。

簡單的微縮規則又稱為同質（homogenous）微縮，意即器件的物理結構不發生大的改變，各種關鍵的幾何尺寸同時發生收縮。當同質微縮沒有辦法滿足集成電路的發展時，自然就進入了異質（heterogenous）微縮的時間。所謂異質，即在器件的材料和結構上出現了較大的變化，新物理機制的引入大大增強了器件的性能，從而推動摩爾定律的持續發展。

一般來說，在器件層面最關鍵的改進有四項，應力工程，高介電常數介質/金屬柵，絕緣體上硅和FinFET。

應力工程

在Intel的90nm技術節點，柵氧化層厚度被壓縮到了約1.2nm，相比于0.13微米僅縮小了大約0.8倍，從所周知，繼續微縮規劃，新的一代技術要達到0.7倍的尺寸才能滿足需求。而由于不可抑制的隧道效應，柵氧不可能降低。Intel在PMOS引入了鍺硅材料，來對溝道施加壓應力，在NMOS引入氧化硅的應力層，來對溝道施加張應力。由于應力的引入，增強了載流子的遷移率。從而補足了柵氧化層微縮不夠的性能損失。而在65nm技術節點，柵氧化層沒有微縮，通過應力工程的進一步加強，實現了器件性能的提升。代工廠方面，臺積電在45/40這一代技術節點也全面采用了應力工程來提升器件性能。

圖：Intel 90nm節點PMOS與NMOS截面圖。引自Mark Bohr，The Evolution of Scaling from the Homogeneous Era to the?Heterogeneous Era, IEDM 2011

HKMG

應力工程可以在柵氧不微縮的情況下推動兩代技術進步，然而柵極本身的限制也是不得不面對的問題。為了增強器件性能，我們需要柵極有盡量厚的物理厚度，以抑制漏電流的產生，同時還要有盡量薄的等效厚度，以使柵電壓有效地作用在溝道上。這就指向了必須找到高介電常數（High K）的絕緣材料，來同時滿足兩個方面的要求。到了Intel的45nm時代，氧化鉿被選中成為新的柵氧化層材料。

圖：Intel的HighK技術宣傳材料

與之相配套的，柵極材料由多晶硅換回了金屬材料（早期的柵極材料是鋁，其后改為多晶硅以實現自對準工藝），以應對多晶硅耗盡引起的電阻增大等問題。從而增強了驅動能力和器件性能的均勻性。

High K材料與金屬柵實際上是兩項技術改進，但是由于他們往往聯袂出現，所以經常稱為HKMG。

圖：Intel的器件性能進步。引自Mark Bohr，The Evolution of Scaling from the Homogeneous Era to the Heterogeneous Era, IEDM 2011

HMKG技術幫助Intel繼續將技術推進至45nm和32nm兩代，臺積電等代工廠在28nm技術節點也全面引入HKMG。至此，應力工程結合HKMG，以及Silicide，Low K層間介質等技術將集成電路的平面工藝推至巔峰。單個器件的性能達到了之前無法想象的水平，同時也越來越逼近物理上的極限。為了推動集成度的進一步提升，集成電路產業從二維平面飛升到了三維。

編輯：黃飛