本文探討的重點是PCB設計人員利用IP，并進一步采用拓撲規劃和布線工具來支持IP，快速完成整個PCB設計。從圖1可以看出，設計工程師的職責是通過布局少量必要元件、并在這些元件之間規劃關鍵互連路徑來獲取IP。一旦獲取到了IP，就可將這些IP信息提供給PCB設計人員，由他們完成剩余的設計。?
?

圖1：設計工程師獲取IP，PCB設計人員進一步采用拓撲規劃和布線工具支持IP，快速完成整個PCB設計。

現在無需再通過設計工程師和PCB設計人員之間的交互和反復過程來獲取正確的設計意圖，設計工程師已經獲取這些信息，并且結果相當精確，這對PCB設計人員來說幫助很大。在很多設計中，設計工程師和PCB設計人員要進行交互式布局和布線，這會消耗雙方許多寶貴的時間。從以往的經歷來看交互操作是必要的，但很耗時間，且效率低下。設計工程師提供的最初規劃可能只是一個手工繪圖，沒有適當比例的元件、總線寬度或引腳輸出提示。

隨著PCB設計人員參與到設計中來，雖然采用拓撲規劃技術的工程師可以獲取某些元件的布局和互連，不過，這個設計可能還需要布局其它元件、獲取其它IO及總線結構和所有互連才能完成。

PCB設計人員需要采用拓撲規劃，并與經過布局的和尚未布局的元件進行交互，這樣做可以形成最佳的布局和交互規劃，從而提高PCB設計效率。

隨著關鍵區域和高密區域布局完成及拓撲規劃被獲取，布局可能先于最終拓撲規劃完成。因此，一些拓撲路徑可能必須與現有布局一起工作。雖然它們的優先級較低，但仍需要進行連接。因而一部分規劃圍繞布局后的元件產生了。此外，這一級規劃可能需要更多細節來為其它信號提供必要的優先級。

詳細的拓撲規劃

圖2所示的就是元件完成布局后的詳細規劃。這條總線共有17位，它們有組織得相當好的信號流。?
?

圖2：這些總線的網絡線是采用更高優先級的拓撲規劃和布局的結果。

為了規劃這條總線，PCB設計人員需要考慮現有的一些障礙、各層設計規則和其它重要約束條件。在了解了這些條件后，他們為這條總線規劃出了如圖3所示的拓撲路徑。

圖3：規劃好的總線。

在圖3中，細節“1”對“紅色”頂層的元件管腳做了規劃，用于從元件引腳引出，并連接到細節“2”處的拓撲路徑。這部分用的未封裝區域，并且僅把第一層確定為可布線層。從設計角度看這樣做似乎是很顯而易見的，而且布線算法將使用頂層連接到紅色的拓撲路徑。不過，在對這根特殊總線自動布線前一些障礙物可能向算法提供其它層布線的選項。

隨著總線在第一層上被組織成緊密線跡后，設計人員開始在細節“3”處規劃到第3層的轉換部分，并考慮總線在整個PCB上的行進距離。注意，第3層上的這條拓撲路徑要比頂層寬，因為考慮到了要適應阻抗需要額外的空間。另外，設計還為層轉換規定了確切位置（17個過孔）。

當拓撲路徑沿著圖3中間靠右部分走到細節“4”處時，需要從拓撲路徑連接和各個元件引腳處引出許多單比特T型交接點。PCB設計人員的選擇是保持大多數連接流在第3層上，并穿透到其它層用于連接元件引腳。因此他們畫了一個拓撲區用于指示從主線束到第4層(粉色)的連接，并使這些單比特T型接點連到第2層，然后使用其它過孔連接到器件引腳。

拓撲路徑在第3層上繼續行進到細節“5”以連接有源器件。這些連接再從有源引腳連接到有源器件下面的下拉電阻。設計人員使用另外一個拓撲區規范從第3層到第1層的連接，那里的元件引腳分屬于有源器件和下拉電阻。

這一等級的詳細規劃只用了約30秒時間就完成了。一旦這個規劃被獲取后，PCB設計人員可能想立即布線或創建進一步的拓撲規劃，然后用自動布線完成所有的拓撲規劃。從規劃完成到自動布線結果出來不到10秒。其實這個速度并不重要，事實上如果忽略設計人員意圖、自動布線質量很糟糕的話，這完全是在浪費時間。下面一些圖給出了自動布線的結果。

拓撲布線(Topology Routing)

從左上角開始，從元件引腳出來的所有連線都遵從設計人員表達的意圖而位于第1層上，并壓縮成緊密的總線結構，如圖4中的細節“1”和“2”。 第1層和第3層之間的轉換發生在細節“3”處，并采用了很占用空間的過孔形式。需要重申的是，這里考慮了阻抗因素，因此走線更寬，間距更大，如實際寬度路徑所表示的那樣。

圖4：用細節1、3拓撲布線的結果。

如圖5中的細節“4”所示那樣，由于需要使用過孔適應單比特T型交接點，拓撲路徑變大了。這里規劃又一次體現了設計人員對這些單比特T型交換點的意圖，從第3層布線到第4層。另外，第3層上的線跡非常緊密，雖然在插入過孔的地方有些膨大，但經過過孔后很快又緊密起來。

圖5：用細節4拓撲布線的結果。

圖6給出了細節“5”處的自動布線結果。第3層上的有源器件連線要求轉換到第1層。這里的過孔整齊排列在元件引腳上方，第1層走線先連到有源器件，然后再連到第1層的下拉電阻。

圖6：用細節5拓撲布線的結果。

上述例子的結論是，17比特被詳細規劃成了4種不同的器件類型，代表了設計人員對層和路徑流向的意圖，這種意圖的獲取只需約30秒時間。接著就可以進行高質量的自動布線，所需時間也就10秒左右。

通過提升從走線到拓撲規劃的抽象等級，總的互連時間被極大地縮短了，而且在互連開始之前，設計人員對密度和完成設計的潛力有真正清晰的理解，比如為何將走線保持在設計的這個點上？為什么不繼續規劃并在后面增加走線？完整拓撲的規劃何時進行？如果考慮上述例子，一個規劃的抽象就能與另一個規劃一起使用，而不是與具有許多線段和每個網絡上有許多過孔的17個單獨網絡一起使用，在考慮工程變更命令(ECO，Engineering Change Order)時這個概念尤其重要。

工程變更命令(ECO)

在下面這個例子中，FPGA的引腳輸出還沒有完善。設計工程師已經將這個實際情況告知了PCB設計人員，但由于進度方面的原因，他們需要在FPGA引腳輸出完善之前盡可能推進設計的進度。

在已知引腳輸出的情況下，PCB設計人員開始對FPGA進行空間規劃，在設計人員完成規劃的同時還要考慮從其它器件引線到FPGA。本來IO被規劃在FPGA的右邊，但現在卻位于FPGA的左邊，造成引腳輸出與原始規劃完全不同。由于設計人員在更高層抽象工作，他們能通過刪除移動FPGA周邊所有走線的開銷來適應這些變化，代之以拓撲路徑的修改。

然而，受影響的不只是FPGA；這些新的引腳輸出也會影響從相關器件出來的引線。為了適應扁平封裝的引線進入路徑，該路徑的末端也要移動；否則將導致走線的雙絞扭曲，從而浪費高密PCB上的寶貴空間。針對這些比特的扭絞需要給走線和過孔留出額外的空間，在設計最終階段這種要求可能無法得到滿足。如果進度比較緊張，不可能對所有這些走線做出這樣的調整。關鍵是拓撲規劃提供了更高層的抽象，因此實現這些ECO要容易得多。

遵循設計人員意圖設計的自動布線算法所設置的質量優先級要高于數量優先級。如果確定存在質量問題，讓連接失效要勝過產生一個質量劣等的布線，這樣做是非常正確的，理由有兩個。首先，連接一個失效連接要比清除這種具有不良結果的走線和其它自動布線操作的走線要容易一些。其次，設計人員的意圖得到了貫徹，并讓設計人員去決定連接的質量。不過，只有當失效走線的連接相對簡單和局部化時，這些觀點才有用。

布線器無法百分之百地實現規劃連接就是一個很好的例子。此時不能犧牲質量，而是允許一些規劃失敗，從而遺留一些未連接的走線。所有走線都通過拓撲規劃做了布線，但不是都引到了元件引腳。這樣可確保給失效連接預留一定的空間，并提供一個相對容易連接的連線。

本文小結

拓撲規劃是配合具有數字信號PCB設計流程的一種工具，設計工程師對該工具很容易上手，不過它也具有針對復雜規劃所考慮的特定空間、層和連接流功能。PCB設計人員可以在設計之初使用拓撲規劃工具，也可以在設計工程師獲取到他們的IP后使用，具體取決于采用這個靈活工具的對象，以便最好地適應他們的設計環境。

拓撲布線器只是簡單地遵循設計人員的規劃或意圖來提供高質量的布線結果。當面對ECO時，拓撲規劃要比單獨的連接操作起來迅捷得多，因此能使拓撲布線器更快地采納ECO，從而提供快速精確的結果。