隨著新一代4G智能手機與連網裝置邁向多核心設計，系統單芯片（System-on-Chip;SoC）憑藉著晶圓廠新一代制程的加持，提供更寬廣的設計空間，讓設計工程團隊可在芯片中，根據不同的產品需求，將不同的數位/類比電路等多樣模組的硅智財（Silicon Intellectual Property;IP）整合于單一個芯片上，使其具備更復雜與更完整系統功能。

　　SoC已經一躍成為芯片設計業界的主流趨勢，而產品價值與競爭力則完全取決于復雜度、設計的可再用性，以及制程的良率。

　　今天IC設計工程團隊參與新的SoC專案設計，已經鮮少從零開始，多半從不同的已驗證過的傳統設計（Legacy design）模組與各式IP方塊組合而來，尤其考量一個新型SoC芯片的設計時程，在產品上市時間的壓力之下，工程設計的時間被大幅度壓縮。當IC設計工程師開始緊鑼密鼓與時間賽跑之際，EDA工具也被要求與時俱進，既有的傳統IC設計工具，也蘊釀新一波的變革。

　　安傳達（Atrenta）公司創辦人暨執行長Ajoy Bose博士，特別針對目前大型SoC設計所面對的挑戰，以及Atrenta的EDA前段設計軟體工具，如何能夠協助客戶解決的問題與帶來的競爭優勢，接受相關的訪問。

　　Atrenta憑藉RTL設計查核的EDA工具初試啼聲

　　Atrenta是一家位于加州矽谷的EDA前段的設計軟體工具商。創辦人Bose博士從1970年代在德州大學奧斯丁分校開始，就一直傾心于EDA技術的研究與發展，他隨后進入AT&T貝爾實驗室（AT&T Bell Labs）任職，開發最早期的EDA工具，隨后幾年因為不同EDA公司間的購并，而加入Cadence等主要EDA大廠工作，完成了EDA工程師的歷練與成長，可以說一輩子都在EDA的技術領域與產業之中。

　　當初創辦Atrenta時是全為一個特別的產品創意而來，在2001年時，承接Intel的特殊委任專案，透過檢查RTL的設計來幫助IC設計工程師，能夠在設計前期就發現與解決問題，對公司而言，可以滿足縮短晶片設計與上市時間的需求，而且此時解決問題的成本與效益最高。

　　此一成功，讓Atrenta的EDA工具在市場初試啼聲，創業的完整想法隨后也應運而生。目的著眼于如何更有效率的幫助IC設計廠商面對全新的變局與挑戰，尤其是期待能夠在其它前3大EDA巨擘所主導的競爭游戲中，開創屬于Atrenta的新局。目前全球有超過250家公司和上千名設計及驗證工程師，依賴Atrenta的產品來減少設計風險，降低成本，并且提高驗證效率。

　　SpyGlass、GenSys和BugScope開啟EDA工具新面貌

　　今天SoC所引爆的先端技術的整合趨勢，就是一個很好的范例。目前在新一代大型SoC中，動輒超過數億個邏輯閘，整合了各式各樣不同的IP，還大幅度的重復使用已經驗證過的設計模組，其中使用不同時脈的數量就可達數十個或甚至上百個之多，產品的功能與復雜度與前一世代相比，已非同日而語。

　　當復雜度的規模超過以往，晶圓廠制程紛紛朝向16、14奈米邁進時，加上SoC的設計大量導入IP，即便這些IP單獨模組都是經過驗證的設計，但是這些不同的IP組合在一起時，彼此產生的交互影響是IC設計團隊所需面臨的一個重要課題，對于EDA工具業者而言，亦產生全新的沖擊與挑戰。

　　面對迥異于以往的工程挑戰與考量，EDA工具所扮演的角色，必需要能更積極幫助工程團隊在設計前期就發現與解決問題。針對SoC設計的復雜度扶搖直上，Atrenta推出一系列的解決方案，以增加IC設計的效益。例如使用SpyGlass系列產品為RTL做靜態驗證及Formal查核，再輔以GenSys的自動重組RTL來做IP組合，以及BugScope的動態模擬驗證的工具，提高驗證的覆蓋率，以面對嚴苛的挑戰。

　　SpyGlass、Gensys及BugScope構成了Atrenta現有的三大產品線，讓使用者可以做到完整的設計整合。Atrenta利用這些EDA工具來幫助IC設計工程師降低反覆修改設計的次數，因而完成高品質的SoC設計方案，經市場證明為具有重大成效的一套工具。