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　　工藝技術(shù)的發(fā)展極大地提高了 FPGA 器件的密度。多個賽靈思? VirtexTM 系列中都包含了超過 1 百萬系統(tǒng)門的器件。這種器件密度的提高和 300 mm 晶圓片的使用，為 FPGA 批量生產(chǎn)創(chuàng)造了條件。

　　曾經(jīng)只能使用 ASIC 來實現(xiàn)的設(shè)計現(xiàn)在可以在可編程器件中實現(xiàn)了。最新的 90 nm Virtex-4 器件提供了超過 200,000 個邏輯單元、6 MB 的塊 RAM和接近 100 個 DSP 塊。創(chuàng)建能夠有效利用這些器件中的可用資源并滿足性能要求的設(shè)計是極具挑戰(zhàn)性的工作。幸運的是，今天的 EDA 軟件工具已經(jīng)發(fā)展到能夠應(yīng)對這些挑戰(zhàn)了。

　　邏輯優(yōu)化、邏輯布局和最小化互連延遲都是實現(xiàn)最大性能的重要工作。時序驅(qū)動綜合技術(shù)對設(shè)計性能提供了重大改進(jìn)。影響時序驅(qū)動綜合的限制因素是估計布線延遲的精度。

　　物理綜合——基于物理布局和布線信息進(jìn)行綜合——是有效解決這些問題的最前沿技術(shù)。物理綜合與優(yōu)化把綜合引入到網(wǎng)表生成后的實現(xiàn)決策中，從而進(jìn)一步擴(kuò)展了這一技術(shù)。這將允許在實現(xiàn)時根據(jù)實際的布局布線信息對綜合映射與打包決策進(jìn)行動態(tài)復(fù)查。

　　物理綜合與優(yōu)化的優(yōu)點

　　邏輯層次之間的互連延遲受邏輯單元布局的接近性、布線擁塞和網(wǎng)絡(luò)之間對快速布線資源的局部競爭的影響。解決這一問題的方法是在映射、布局和布線期間重新審查綜合決策。在映射階段，可以根據(jù)每個時序路徑的緊急程度對網(wǎng)表進(jìn)行重新優(yōu)化、打包和布局。這一方法減少了達(dá)到時序收斂所需的實現(xiàn)次數(shù)。

　　物理綜合與優(yōu)化流程

　　賽靈思 ISE 軟件提供了多個實現(xiàn)物理綜合與優(yōu)化的軟件選項。您可以根據(jù)您的設(shè)計的具體需求單獨或合并使用這些選項。

　　定義時序要求

　　進(jìn)行有效物理綜合的最重要一步是建立準(zhǔn)確全面的時序約束。有了這些約束，實現(xiàn)工具就基于可靠信息做出決策，從而改善總體效果。對那些具有嚴(yán)格要求的時鐘和 I/O引腳 進(jìn)行約束，以減輕剩余設(shè)計部分的工作。

　　定義這些時序約束的最輕松途徑是使用 Constraints Editor。這一圖形工具允許您輸入時鐘頻率、多周期與虛假路徑 (false path) 約束、I/O 時序要求，以及大量其他澄清性要求。約束被寫入一個用戶約束文件 (UCF) 中，可在任何文本編輯器中進(jìn)行編輯。

　　如果未提供用戶定義的時序約束，ISE. 8.1i 軟件提供了一個新功能，將自動為每個內(nèi)部時鐘生成時序約束。在“性能評估模式 (PEM)”中，您可以在不必提供時序目標(biāo)的情況下獲得高性能的物理綜合與優(yōu)化效果。

　　運行全局優(yōu)化

　　對于包含 IP 核或其他網(wǎng)表的設(shè)計，實現(xiàn)的轉(zhuǎn)換 (NGDBuild) 階段后生成的 NGD 文件表示整個設(shè)計第一次被完整編譯。全局優(yōu)化是在 7.1.01i 版本 Map 中增加的一項新功能，將進(jìn)行完整設(shè)計的組裝，并嘗試通過重新優(yōu)化組合與寄存器邏輯來提高設(shè)計性能。全局優(yōu)化(命令行鍵入 map –global_opt)顯示可提高設(shè)計時鐘頻率平均 7%。

　　還有兩個選項可以讓您在此階段進(jìn)一步控制優(yōu)化的完成：時序調(diào)整 (retiming) (map -retiming) 將前后移動寄存器以平衡組合邏輯延遲，和等效寄存器刪除 (map -equivalent_register_removal) 將通過冗余功能性刪除寄存器。

　　允許時序驅(qū)動打包與布局

　　時序驅(qū)動打包與布局是物理綜合實現(xiàn)流程的核心。當(dāng)您采用這個選項 (map -timing)，布局布線的布局階段將在 Map 中完成，允許在初始結(jié)果未達(dá)最優(yōu)時對打包決策進(jìn)行重新審查。時序驅(qū)動打包迭代流程替換了無關(guān)邏輯打包(unrelated logic packing)。

　　賽靈思物理綜合與優(yōu)化中包含不同級別的優(yōu)化。第一級優(yōu)化是在 ISE 6.1i 軟件中引入的，從進(jìn)行邏輯變換開始，其中包括扇出控制、邏輯復(fù)制、擁塞控制，以及改進(jìn)的延遲估計。這些例程使設(shè)計實現(xiàn)了更高效的打包和布局，達(dá)到了更快的時鐘頻率和更高密度的邏輯利用率。

　　下一級增加了邏輯與寄存器優(yōu)化;Map 可重新安排單元以改進(jìn)關(guān)鍵路徑延遲。這些變換為滿足設(shè)計時序要求提供了極大的靈活性。使用了大量不同技術(shù)(包括內(nèi)部引腳交換、基本單元切換，以及邏輯重組)將物理單元轉(zhuǎn)換成邏輯上等效的不同結(jié)構(gòu)，以滿足設(shè)計要求。

　　ISE 8.1i 軟件引入了另外一級物理綜合：組合邏輯優(yōu)化。該 -logic_opt 開關(guān)將開啟一個流程，對設(shè)計中的所有組合邏輯進(jìn)行檢查。給定布局和時序信息，您可以對優(yōu)化 LUT 結(jié)構(gòu)做出更可靠的決策，以改進(jìn)總體設(shè)計。

　　物理綜合與優(yōu)化示例

　　邏輯復(fù)制：如果一個 LUT 或觸發(fā)器驅(qū)動多個負(fù)載，而這些負(fù)載中有一個或多個負(fù)載的放置位置離驅(qū)動源的距離太遠(yuǎn)因而無法滿足時序要求時，可以復(fù)制該 LUT 或觸發(fā)器并放置在靠近該組負(fù)載的地方，從而減小布線延遲(圖 1)。

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　　邏輯重組：如果關(guān)鍵路徑跨越多個切片中的多個 LUT，可利用較少的切片對該邏輯進(jìn)行重新組織，采用時序上更高效的 LUT 與多路轉(zhuǎn)換器組合來降低該路徑所需的布線資源(圖 2)。

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　　基本單元切換：如果一個功能使用 LUT 和多路轉(zhuǎn)換器構(gòu)成，物理綜合與優(yōu)化可對該功能進(jìn)行重新安排，將最快的路徑(一般通過多路轉(zhuǎn)換器選擇引腳)分配給最關(guān)鍵的信號(圖 3)。

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　　引腳交換：LUT 的每個輸入引腳可能有不同的延遲，所有 Map 擁有交換引腳(以及關(guān)聯(lián)的 LUT 等式)的能力，以便將最關(guān)鍵的信號放置在最快的引腳上(圖 4)。

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　　結(jié)論

　　賽靈思工具集中的物理綜合與優(yōu)化功能將進(jìn)一步走向成熟并隨著每個軟件版本的發(fā)布進(jìn)行擴(kuò)展。伴隨效果質(zhì)量的改進(jìn)，您可以期待著對優(yōu)化類型的更多控制。其他計劃中的強(qiáng)化措施還包括在再優(yōu)化階段考慮更多設(shè)計單元(例如允許將寄存器移入和移出 I/O 塊或塊 RAM 和 DSP 塊等專門功能)，以及將布線階段包含進(jìn)物理綜合迭代過程，以及優(yōu)化系統(tǒng)。

　　賽靈思 ISE 軟件中的物理綜合與優(yōu)化工具是為在實現(xiàn)的打包和布局階段對您的 FPGA 設(shè)計的結(jié)構(gòu)進(jìn)行重新檢查而創(chuàng)建的。給定時序約束和物理版圖信息，在映射和布局布線階段優(yōu)化綜合決策可極大地改進(jìn)結(jié)果。