嵌入式FPGA將不再是夢想。根據(jù)Achronix，未來，晶片設計者只要簡單地將線對線互連加進其SoC設計即可。

　　Achronix Semiconductor行銷副總裁Steve Mensor表示，這款被稱為Speedcore的嵌入式FPGA （eFPGA） IP產(chǎn)品目前已經(jīng)就緒且正出貨中。儘管并未透露出貨數(shù)字以及客戶名稱，該公司表示這款產(chǎn)品現(xiàn)在已經(jīng)提供給客戶使用了。

　　Speedcore象徵著該公司首次進軍IP業(yè)務。Achronix自2013年以來一直在生產(chǎn)其旗艦級FPGA產(chǎn)品——Speedster 22i。因此，對于Achronix來說，這是一條漫長的道路，因為該公司在4年以前才首次宣佈開發(fā)eFPGA IP的計劃。

　　儘管如此，Achronix在此看到了一線曙光，預計今年可望首次盈利，營收上看1，200萬美元。根據(jù)Mensor表示，該公司預計其銷售額將在2017年成長超過4，000萬美元，進一步使eFPGA IP業(yè)務成為帶動Achronix成長的「重要驅(qū)動力」。

　　設計工具

　　Speedcore採用與Achronix Speedster 22i FPGA相同的高性能架構。專為運算和網(wǎng)路加速應用而設計的Speedcore eFPGA IP將整合至其他公司的ASIC，應用于資料中心、無線基礎設施和網(wǎng)路設備。

　　Mensor認為，eFPGA的最大優(yōu)勢在于其設計工具。多年來，Achronix瞭解到客戶需要更好的設計工具，為其帶來優(yōu)質(zhì)的結(jié)果、簡單易用性以及第叁方整合，而這些特點都是「Achronix CAD環(huán)境」（ACE）所能提供的一部份。

　　為了成為系統(tǒng)的一部份，eFPGA IP必須具備易于整合于SoC的功能設計。Achronix提供了可讓客戶直接整合于其SoC的GDS II版Speedcore IP，以及可讓客戶用于設計、驗證與編程Speedcore eFPGA功能的ACE工具客製版。

　　CPU投片？

　　整個電子產(chǎn)業(yè)都知道FPGA極其熱門。只要看看微軟（Microsoft）的Project Catapult就知道了。

　　微軟解釋，這項計劃是專為「加速微軟在網(wǎng)路、安全、云端服務和人工智慧（AI）等方面的超級運算基礎」而打造的，并作為其于「后CPU」（post-CPU）的各種技術——包括GPU、FPGA與ASIC的最大睹注。

　　微軟這項Project Catapult的關鍵就在于Altera Stratix V D5 FPGA。Mensor強調(diào)，整個電子產(chǎn)業(yè)普遍存在的看法是，微軟的計劃促成了英特爾（Intel）決定收購Altera。

　　藉由AlphaGo，Googler的客製Tensor處理器單元也激勵了許多工程師，促使他們開始考慮從ASIC到GPU和DSP的一切。Mensor解釋說，他們正在尋找能夠更有效率處理「加速非結(jié)構性搜尋、機器學習與人工智慧」的技術。

　　Achronix在其中看到了機會。

　　
FPGA應用領域以及成長階段

　　FPGA從1990年代中期作為「膠合晶片」（glue chip）開始流行于市場上，如今正重新定義其價值，成為CPU的協(xié)同處理器。在這個角色上，F(xiàn)PGA可加速加密/解密、壓縮/解壓縮，或甚至是預處理資料封包，以便只讓有關的共享資料可被傳送與進行處理。

　　當進行非結(jié)構化搜尋時，F(xiàn)PGA的平行環(huán)境經(jīng)證實是十分有效的。例如，相較于專為劃分功能成為較小部份以及依順序作業(yè)而設計的CPU而言，F(xiàn)PGA能以平行方式，在單一時脈週期完成整個任務。

　　當無線基礎設施必須涵蓋多個地理區(qū)時，F(xiàn)PGA是可編程數(shù)位前端和地理區(qū)客製化的一張備用王牌。

　　在晶片之間佈線

　　儘管在SoC中嵌入FPGA總能為設計者帶來不錯的設計想法，但對于FPGA供應商而言，要實現(xiàn)這個愿望并不容易。

　　「在不同晶片之間佈線是非常困難的，」Mensor說。成功整合eFPGA IP的關鍵在于盡可能降低延遲并提高吞吐量。該公司強調(diào)，Achronix最先提供了具有嵌入式系統(tǒng)級IP的高密度FPGA。

　　對于「希望將ASIC設計的所有效率以及eFPGA可編程硬體加速器的靈活性結(jié)合于同一晶片」的公司，Achronix為其提供相同的eFPGA技術。

　　而對于IP供應商而言，整合極具挑戰(zhàn)之處在于客戶對于特定應用所要求的最佳化晶片尺寸、功耗與資源配置總有不同的想法與方法。他們還自行定義了查找表數(shù)目、嵌入式記憶體模組女以及DSP模組的數(shù)量。

　　但問題并不一定是客戶的不同建置方式，而是他們經(jīng)常使用不同的方法進行晶片測試與驗證。Mensor解釋，客戶并不知道IP供應商的工具如何與其搭配作業(yè)。例如，「我們經(jīng)常聽到客戶問：『如何才能用你們的IP關閉計時功能？』」

　　雖然Achronix并未為客戶整合其IP，其業(yè)務取決于所提供的工具是否足以讓客戶快速完成設計

　　Achronix也向外收購了一些第叁方IP，包括介面協(xié)議、可編程IO、SerDes和PLL等。那么在開發(fā)FPGA和滿足客戶需求時，Achronix是否遇到困難？Mensor說：「我們總會試著把遇到的每個問題都轉(zhuǎn)化為一次機會。」

　　對于Achronix來說，其關鍵在于整合該公司的FPGA架構。最終的結(jié)果是一款更精簡的Speedster 22i，其可編程IO、SerDes和介面控制器佔用的空間更少，相形之下，競爭對手的高階FPGA通常使用了大約50%的晶片面積。

　　FPGA晶片尺寸比較

　　提高延遲和傳輸速率

　　Achronix認為，能夠與SoC實現(xiàn)線對線連接的Speedcore eFPGA，有助于消除大量的可編程IO緩衝器，從而使功耗降低一半。此外，Speedcore的晶片尺寸也比標準FPGA更小，使得eFPGA的成本可降低90%以上。

　　然而，Mensor強調(diào)，「對于大多數(shù)客戶而言，最大的決定因素在于延遲和吞吐量方面的問題。」根據(jù)Achronix，相較于獨立的FPGA，eFPGA具有更高的介面性能，可望提高10倍的吞吐量和延遲性能。

　　Speedcore現(xiàn)可採用臺積電16FF+製程，并以臺積電 7nm技術進行開發(fā)。該公司并承諾，透過Speedcore的模組化架構讓Achronix能夠輕鬆地將該技術轉(zhuǎn)移到不同的製程技術和堆疊。