最新的「傾斜離子注入」（TII）制程據稱能夠實現比當今最先進制程更小達9nm的特征尺寸…

美國柏克萊實驗室（Berkeley Lab）的研究人員日前發表最新的「傾斜離子注入」（tilted ion implantation，TII）制程，據稱能夠降低制造先進芯片的成本、縮短研發時間，同時實現比當今最先進制程更小達的9奈米（nm）特征尺寸。

近年來，隨著芯片制造成本和復雜度的快速增加，推遲了摩爾定律（Moore’s law）的進展，該實驗室的研究結果顯示利用這項新技術有望降低芯片的制造成本和復雜度。不過，目前還不清楚芯片制造商是否會采用這項技術。

「我們利用氬離子選擇性地損壞光罩薄層的某些部份，」在最新一期《IEEE電子組件處理》（Transactions on Electron Devices；TED）發表研究論文的第一作者Peng Zheng說：「它能自對準且按照現有壘加光罩的特征傾斜，所以并不存在現有雙微影蝕刻（Litho-Etch-Litho-Etch；LELE）方法的問題。無法對準一直是這種LELE途徑的致命傷。」

他說，相較于目前在16nm及更先進制程節點廣泛使用的自對準雙圖案（SADP）微印技術，這種新途徑能夠將成本降低50%，同時提高達35%的傳輸速率。

「與需要多層沉積和蝕刻制程的SADP相較，這種注入制程非常便宜，」而SADP還需要能夠承受150℃以上處理的相對昂貴材料。

在該研究報告中提及的9nm特征尺寸，意味著TII可用于產生18nm至20nm的間距。相形之下，臺積電（TSMC）在最近的國際電子組件會議（IEDM）發表的論文指稱，目前，其7nm制程、M0層的最小間距為40nm。

早在2015年時，柏克萊實驗室就曾經向該研究計劃的兩家資助商——應用材料（Applied Materials）和Lam Research介紹了這種技術，同時也在去年的SPIE先進微影技術會議（SPIE Advanced Lithography conference）上展示了原型結果。

圖1：TII技術能產生小至9nm的特征尺寸

探索量產應用之路

圖2：利用TII途徑（a）沉積薄氧化物和硬式光罩（HM）層，并以微影技術在HM上印刷特征。然后，（b）以相反的角度注入氬離子。蝕刻掉氧化物層的損壞部份，并移除HM（c、d）。待移除氧化物（e，f）后，再以圖案化的氧化物層作為HM，對其下的IC層進行圖案化

由于這種TII技術使用「相當標準的CMOS制程。。.。。.我很確定有些晶圓廠已經對其進行了嘗試，因為它比SADP技術更容易。不過，由于這個產業極其競爭，預計要到順利實現量產之后，他們才會透露相關細節，」他說。

不過，在采用這項技術以前，都必須先獲得柏克萊實驗室的技術轉移辦公室授權，目前他們也正在申請專利，他接著說。

至于后續的研究方向，研究人員正在探索如何使用該技術圖案化微型孔洞。他們還將探索如何使用這項技術協助放松當前在16nm及更先進制程節點使用SADP所要求的嚴苛設計規則。此外，他們也會繼續嘗試新材料。

該論文還有兩位值得注意的共同作者——Axcelis首席組件科學家Laxard Rubin，以及Berkeley副校長Tsu-Jae King Liu，他同時也是FinFET與SADP技術的共同發明人。而第一作者Peng Zheng，最近取得了柏克萊大學的博士學位，即將在英特爾（Intel）從事先進制程研發。

至于這項技術本身，市場觀察機構VLSI Research總裁G.Dan Hutcheson評論說：「這絕對是令人印象深刻的研究成果，」但他也指出了幾個可能阻礙該技術導入的商業現實。

Hutcheson說，「成本大幅降低，雖然令人印象深刻，但并不足以讓業界公司『棄舊換新』——只需看看絕緣層上覆硅（SOI）的情況就清楚了。」他指的是SOI技術經漫長市場化之路的過程。

此外，「還有許多懸而未決的風險問題，例如良率以及對于基底層的損壞程度等，」他并補充說，業界芯片制造商「在涉及實際建置時，通常會變得很保守。」