在使用每秒千兆次采樣(GSPS)模擬數字轉換器(ADC)時，促使相同系統中多重轉換器同步化的需求與之相同非常重要，然而速度以及接口讓這件事難以達成。

使用確定性延遲或是JESD204B接口數據字組當中的控制位兩種方法，都是JESD204B Subclass 1的特點。

事實上，多重ADC同步化在航天與國防工業當中是一項基本要求，因此市面上的ADC為能夠促進多重轉換器同步化，會兼具12位、2.5GSPS等特性，并以此做為該組件的標準特點。

同步化的定義是能夠只依據ADC的孔徑抖動、頻率抖動及頻率分配精確度，而使每個轉換器匹配至相當于或是低于單一頻率周期精確度的能力。目前，新款ADC主要采用符合標準JESD204B接口技術的高速串行數據信道。

?

時間戳利于大量轉換器同步化

其實，以JESD204B為基礎的轉換器在市場上仍然是相當新的組件，許多用戶第一次采用此項技術對同步化多重組件的能力多所顧慮。然而，若使用簡單的平臺測試設定，進而將兩組轉換器同步化并展示其可擴展性，應該就可以紓解部分或是所有顧慮。

要將多重GSPS轉換器一起同步化有兩種獨特選項。第一種方案是使用確定性延遲，其中的延遲必須要針對個別獨立的數據路徑加以調整，藉以修正時序的不匹配。

圖1　測試設定及其主要相互連結方塊圖

第二種選項使用一般被稱為「時間戳」的方法。其不須要量測每一個轉換器到每一個現場可編程門陣列(FPGA)的時間延遲，對于大型系統而言特別重要，因為可能會有架設于地面的雷達系統得使用數百個轉換器的潛在需求。

會因同步化而受益的關鍵性應用就是雷達。在這種案例當中，絕對的時間量測結果是不需要的，設計者只須要考慮從一組接收組件到下一組組件的相對時間即可。

圖2　AD9625 FMC電路板w/同步鏈接

在使用時間戳時最后的數據處理比較沒有那么密集，因為FPGA或是處理器只需要在每組數據集合中搜尋一個時間標記，透過這個時間標記可以讓設計者針對每顆轉換器路徑從經過定義與同步化的點去將數據對齊，毋須擔心在大量轉換器/FPGA對組中，每顆轉換器到各自FPGA走線長度的距離。此路由甚至可能會穿過多重電路板，使其在應用設計當中更有幫助。

業界近期推出的ADC使用的是對于如何執行此同步方法相當重要的Subclass 1。Subclass 1使用SYSREF訊號來對齊串聯輸出數據；將頻率置入轉換器的輸入數據當中，這樣的安排讓SYSREF能夠與轉換頻率同步，并且確保每組分配的SYSREF訊號會在相同時間送達每組轉換器。
這將會產生出一個要放置于JESD204B串聯輸出數據中的標記或是時間戳，藉以顯示出同步數據分析應該要開始的確切點。

圖3　電路板鏈接至開發平臺上的FMC1、HPC插槽。

當然，新組件會提供兩種使用這個標記的選項。設計者可以使用整個16位JESD字組中任一部分的獨立控制位，或是以SYSREF時間戳取代轉換器的最低有效位(LSB)。值得注意的是，這些控制位的執行及用來將多重轉換器同步化的方法并非JESD規格的一部分，在JESD字組中每個控制位的命名則留給每個獨立轉換器設計去斟酌，而且在不同轉換器之間可能會有所差異。

相位匹配纜線確保頻率同步化

圖1的設定顯示如何將兩顆轉換器同步化。然而理論上來說，能夠加以同步化的轉換器數量是沒有限制的，以經過適當設計的轉換器電路板開始(圖2、圖3)，有關于測試的設定需要如下的設備。
? 執行Windows操作系統的標準桌上型/筆記本電腦
? 開發工具包
? FMC電路板，如AD-FMCADC2-EBZ
? 脈沖產生器及激發系統
? 訊號產生器w/選項B22、低相位噪聲選項
? 使用于頻率與SYSREF連結的24GHz匹配RF纜線