一、電源完整性是指電源波形的質量，研究的是電源分配網絡(PDN)，并從系統供電網絡綜合考慮，消除或者減弱噪聲對電源的影響。電源完整性的設計目標是把電源噪聲控制在運行的范圍內，為芯片提供干凈穩定的電壓，并使它能夠維持在一個很小的容差范圍內(通常為5%以內)，實時響應負載對電流的快速變化，并能夠為其他信號提供低阻抗的回流路徑。

二、電源噪聲的主要來源：供電模塊(VRM)的輸出噪聲、走線的直流電阻與寄生電感、同步開關噪聲(SSN)、電源與地平面諧振噪聲、臨近電源網絡耦合噪聲、其他部件耦合噪聲。VRM供電模塊通常包括LDO和DC/DC兩種。

大量的芯片引腳在進行邏輯狀態切換時，會有一個大的瞬態電流流過回路，造成地平面的波動，會造成芯片的地與系統地不一致，稱為地彈;造成芯片和系統的電源有差壓，稱為電源彈。在進行PCB疊層設計時，盡可能增大電源平面疊層之間的垂直距離，減少電源平面和地平面之間的垂直間距。下圖是實際的電源/地信號的示意圖。

三、電源波動的分析：電源之所以會產生波動，是因為實際的電源平面總是存在阻抗的，這樣在瞬間電流流過時，就會產生一定的電壓浮動，大部分數字電路器件對電源波動的要求在正常電壓的正負5%范圍之內。為了保證每個芯片都能夠正常供電，就需要對電源的阻抗進行控制(即降低電源平面的阻抗)。對于器件的供電系統來說，需要在一定的時間內，以恒定的電壓向負載提供足夠的電流。因此保證足夠低的電源目標阻抗，是實現電源完整性設計的唯一方法。電源目標阻抗 = 最大允許紋波電壓 / 瞬時動態電流。當然，目標阻抗設計方法是目前進行電源完整性設計的有效可靠的方法。目前在電子系統內，對于電源系統整體的供電阻抗要求小于0.001歐姆。

PDN導體上的軌道塌陷或電壓噪聲的根本原因在于，流過PDN阻抗的芯片電流導致PDN互連上產生了電壓降。

PDN的回路電感(包括：封裝引腳寄生電感、擴散電感、過孔寄生電感等)是產生地彈和電源彈問題的主要原因。

考慮到電源寄生參數的影響(寄生電感、寄生電容等)，整個電源供電系統的實際模型如下圖所示：

四、電源完整性設計策略：

(1)、需要額外關注PCB過孔、走線和電源平面的通流能力。當在一個平面上布置多個電源時，需要進行電源平面的分割。電源平面的分割方式要簡潔合理，分割區域的大小要滿足載流能力的要求。

(2)、盡可能使電源平面與地平面成對相鄰出現且電源平面與地平面應盡可能接近，平面之間的介質要盡可能薄。為了保證電源平面與地平面具有良好的電容耦合特性，一般將電源平面與地平面距離控制在5mil以內，最大不要超過10mil。如果電源平面與地平面無法相鄰，為了達到較好的耦合效果，需要在電源和地之間額外加入去耦電容，增強電源與地平面之間的電容耦合特性。

(3)、去耦電容的設計：去耦電容的合理使用(電容類型、電容數量、電容的布局位置)是電源完整性設計的重要部分。電容的去耦根據其擺放位置的不同可以分為：電源引腳去耦、電源平面去耦。電容的去耦作用是有一定的距離要求的，即去耦半徑。進行引腳去耦時，要盡可能縮短焊盤和去耦電容之間引線的長度，引線過長會引入額外的寄生電感，從而使得去耦電容總的電感增大。BGA類的IC一般都采用平面去耦的方式，而且其引腳數量眾多，常常在一個區域內布置幾個去耦電容同時給幾個電源引腳去耦。在去耦電容的布局時，小容值的靠近IC引腳，大容值的可以距離IC稍遠，各個規格的去耦電容應該均勻布置在IC四周，以便使IC所在區域各電源等級均勻去耦。電容焊盤的扇出方式推薦采用多過孔的方式。

(4)、同步開關噪聲(SSN)的影響：同步開關噪聲(SSN)實質上是當器件處于開關狀態時，產生瞬間變化的電流(di / dt)，在經過回流路徑上存在電感時，形成的交流壓降，從而引起噪聲，其定義為：。SSN一般可以稱為地彈和電源彈。在實際的設計中，SSN是不可能徹底消除的，因為有電源引線存在就一定有SSN。SSN的具體解決方法包括：

1、增加適當的去耦電容，并盡可能靠近芯片供電引腳來改善芯片周圍的電源局部完整性。

2、在系統設計中，在滿足系統整體性能需求前提下，盡可能使用平緩的驅動信號(減緩驅動器的上升沿和下降沿時間)，可以有效抑制SSN。