近年來，由于集成電路的飛速發展，基準電壓源在模擬集成電路、數模混合電路以及系統集成芯片(SOC)中都有著非常廣泛的應用，對高新模擬電子技術的應用和發展也起著至關重要的作用，其精度和穩定性會直接影響整個系統的性能。因此，設計一個好的基準源具有十分現實的意義。

1 帶隙基準電路的基本原理

帶隙基準電壓源的目的是產生一個對溫度變化保持恒定的量，由于雙極型晶體管的基極電壓VBE，其溫度系數在室溫(300 K)時大約為-2．2 mV／K，而2個具有不同電流密度的雙極型晶體管的基極-發射極電壓差VT，在室溫時的溫度系數為+0．086 mV／K，由于VT與VBE的電壓溫度系數相反，將其乘以合適的系數后，再與前者進行加權，從而在一定范圍內抵消VBE的溫度漂移特性，得到近似零溫度漂移的輸出電壓VREF，這是帶隙電壓源的基本設計思想。

1．1 帶隙基準電壓源核心電路

本文提出的電路核心結構如圖1所示，在電路中雙極晶體管構成了電路的核心，實現了VBE與VT的線性疊加，獲得近似為零溫度系數的輸出電壓。圖1中雙極型晶體管Q1和Q2的發射區面積相同，Q3和Q4的發射區面積相同，考慮設計需求，取Q1和Q2的發射區面積為Q3和Q4的發射區面積的8倍。

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假設雙極晶體管基極電流為零，運放的增益足夠大，則a點和b點的電壓相等，即：

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在實際電路中，經過計算可知當取R3／R1=2．3066時，可以得到室溫下的近似零溫度系數的輸出參考電壓。

1．2 帶隙基準電壓源總體電路

帶隙基準電壓源總體電路總共由4部分組成：A部分是啟動電路，B部分提供偏置電壓，C部分是運算放大器，D部分是帶隙電壓源的核心部分。其中核心部分是由雙極晶體管構成，實現了VBE和VT的線性疊加，獲得近似零溫度系數的輸出電壓。總體電路如圖2所示。

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1．3 運放的失調對基準源的影響?

基準源中運放的設計是非常重要的，運放的失調是基準源的一個主要誤差源。由于不對稱性，運放會受到輸入失調的影響。假設失調電壓為Vos，經計算得到含失調電壓的輸出公式為：

可見，Vos的大小可能導致相當大的基準源輸出電壓誤差。此外，Vos自身是溫度的函數，和理想運算放大器相比，會引入一定的誤差，而由運算放大器電源抑制比PSRR引入的誤差可以折合成失調輸入電壓Vos也將和電源有關。這樣，為了減小失調對基準電壓的影響，運放的失調就要盡可能地小。然而，引起失調的原因有許多，如晶體管之間的不匹配、運放輸入級管子閾值電壓的不匹配、運放的有限增益等等。因此，實際上，Vos是很難完全消除的，但通過提高運放的增益和細致地設計版圖可以減小它對基準電壓的影響，提高基準電壓源的精度。

1．4 電源抑制比?

電源抑制比(PSRR)是電路對電源電壓頻率變化的抑制能力，是從運放的輸入到輸出的開環增益與從電源到運放輸出的增益之比，用KPSR表示。對帶隙基準而言，由于輸出電壓和Vdd無關，所以Vdd的變化基本上不會影響輸出參考電壓的影響。但是隨著工作頻率的提高，由于電容耦合的原因導致輸出電壓在高頻時會受到Vdd的波動的影響，從而影響輸出電壓的穩定性。具體的電路設計中考慮了這一點，在電路中采用了自偏壓cascode結構的電流鏡，同時在輸出端接一對地濾波電容，輸出電壓的電源抑制特性就得到了很好的提高。