TTL電路中的TTL是Transistor-Transistor-Logic的英文縮寫，指的是晶體管邏輯電路。

TTL邏輯電路，內部是由晶體三極管電路組成的，其輸入端由發射極輸入，根據TTL電路的特性可知，只有當輸入電壓小于三極管的閾值電壓UTH時，三極管才導通，也就是說輸入低電平時三極管才導通；當輸入高電平時，由于BE無壓差或壓差小于UTH，三極管截止。由三極管的阻抗特性可知，當輸入端串聯電阻時，會影響TTL電路的輸入電壓，當輸入端串聯電阻大于1kΩ時，即使串聯電阻后接地，其輸入端的電壓相當于高電平，三極管是截止的。也就是說，即使輸入端懸空，也相當于認為高電平狀態。

因此，TTL電路多余的輸入端的處理方式為：

（1）與門、與非門：多余的輸入端輸入高電平對邏輯功能無影響，可做以下方式處理：①將多余的輸入端串聯限流電阻接高電平（電源VCC）；②多余的輸入端與有用的輸入端并聯使用，比如3輸入端的與門電路只是用兩個，可將第三個沒有使用的輸入端與1或2并聯使用；③多余的輸入端直接懸空，由TTL電路可知，直接懸空也是相當于輸入高電平的，因此可直接懸空；④多余的輸入端串聯大于1kΩ的電阻接地，串聯大于1kΩ的電阻接地也是相當于輸入高電平，因此，從原理上來說也是可以。但是為了提高電路可靠性，提高TTL電路的抗干擾能力，最好不要采用直接懸空或串聯大于1kΩ的電阻接地的方法。

（2）或門、或非門：多余的輸入端輸入低電平對邏輯功能無影響，可做以下方式處理：①接低電平（地）；②串聯小于1kΩ電阻接地。注意：串聯電阻應遠小于1kΩ以提高抗干擾能力。最好方法直接接地即可。這時多余的輸入端是不允許懸空的，懸空相當于高電平就會影響邏輯功能。

拓展：CMOS邏輯電路多余的輸入端是絕對不允許懸空處理的！

CMOS邏輯電路，內部是由MOS管電路組成的，MOS管是壓控元件，其控制端電流很小，輸入阻抗極高，多余的輸入端懸空很容易受到外界的干擾。

總結：TTL邏輯電路多余的輸入端在不影響邏輯功能的的情況下是可以懸空處理的，但是為了養成習慣和提高電路可靠性，輸入端最好不要懸空；而CMOS邏輯電路多余的輸入端完全不允許懸空處理，會直接受到干擾而影響功能。

編輯：黃飛

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