一、基本介紹

ADC（Analog to digital converter）、DAC（Digital toanalog converter）為數據轉換芯片，本質上是信號鏈芯片（模擬芯片按照功能可以分為信號鏈芯片和電源管理芯片兩類）中的一種。ADC是將模擬信號轉換為數字信號，DAC 相反。其中ADC 在兩者的總需求中占比接近80%。ADC 和DAC 屬于模擬芯片中難度最高的一部分，被稱為模擬電路皇冠上的掌上明珠。

ADC的原理：通過采樣-保持-量化以及編碼電路，將輸入的連續波形的模擬信號變換成間斷的數字型號。

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通常情況下A/D轉換需要經過采樣-保持（S/H：Sampling & Holding）、量化、以及編碼4個過程。

1.采樣

采樣是將連續變化的模擬波形通過與采樣脈沖串（或者周期方波信號）做卷積運算，將連續變化的量變成時間離散的模擬量，如下圖所示。

S(t)是采樣傳輸控制信號，脈寬為τ，脈沖周期為Ts。在脈寬時間τ內控制信號導通，采樣輸出端口有輸出信號Vo(t)；在Ts-τ的時間內，控制信號關閉，采樣輸出端口無信號輸出。各個周期脈沖對應采樣輸出后的結構如下圖所示。

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當S(t)的脈沖頻率越高，采樣時間間隔越小，信號保留越多，得到的信號波形越接近原始波形。根據奈奎斯特定理，S(t)對應的采樣頻率fs與輸入信號的最高頻率分量fmax之間必須滿足fs≥2fmax，才能將原始信號的信息保留下來。工程上為了能夠滿足實際使用，一般都采用fs≥（3-5）fmax。

2.保持

上面提到的采樣是通過脈沖串實現的，得到的輸出結果在時間上是隔離的，實際過程中采樣電路每次取得的模擬信號轉換為數字信號都需經過一定的時間，這是為了為后面的量化編碼體提供一個穩定值。所以每次取得的模擬信號都必須要通過一個保持電路，保持一段時間。實際上采樣和保持的過程是通過采樣-保持電路同時完成的。

在t=t0，控制電路閉合，電容充電，此時v0=vi。在t0-t1時間內采樣，t=t1斷開，電容放電，采樣輸出保持平穩，最后得到的波形如上圖所示。這個過程就是保持階段。

3.量化

通過采樣得到的數字信號在幅度上面是不連續的，量化就是將抽樣得到的瞬時值將其幅度離散，用一組規定的電平把瞬時抽樣值用最接近的電平值表示。簡單來說就是把輸入信號幅度連續變化的范圍分為有限個不重疊的子區間，每個子區間用對應的一個確定數值表示，其內的輸入信號就以該數值輸出，從而將連續輸入信號變為有限個離散值電平的近似信號。

4. 編碼

編碼就是將量化過后的電壓幅值用對應的二進制碼對應進行表示。

5.名詞解釋

1. 分辨率；

分辨率，簡單來說就是對應了ADC中的位數。表征了能夠將一個信號進行最小量化的尺度，位數越多表示這個ADC的分辨率越高，對于信號的描述就越準確。如下圖所示一個16bit和3bit對信號進行量化表征的細節程度相差很大。位數越高，對信號的量化越準確，轉換的精度越高。

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2)采樣率；

采樣率，Sample PerSecond，SPS，每秒取得的樣本數量。代表了ADC的采樣速度，當采樣率越高，就代表ADC的速率越高。

3)射頻采樣；

射頻采樣就是將ADC直接用在射頻信號中。傳統的采樣是需要將輸入信號通過一個下變頻器件，將信號頻率降低到一個較低的中頻頻率之后再做AD變換。射頻采樣是不需要將信號經過下變頻，而直接對輸入的射頻信號進行AD變化，其在信號鏈路中的位置如下所示。

圖片來源：ADI官網

采樣率和分辨率是兩個相互矛盾的指標，當位數越高，需要采集、比較的數越多，相應的ADC芯片的架構越復雜，比較器越多，運行的時間越長，速度越慢。

二、ADC分類

ADC按照工作原理可以大致分為兩大類：

• 直接轉換型ADC：將輸入電壓信號直接轉換為數字代碼，不需要經過中間任何變量；
• 間接轉換型ADC：將輸入電壓信號轉變成某種中間變量（時間、頻率、脈沖寬度等），然后再將這個中間變量轉換成數字代碼輸出；

按照采樣定理的原理可以分為兩種：

• 奈奎斯特采樣ADC：采樣率=2信號最高頻率；
• 過采樣ADC：采樣率＞2信號最高頻率；

按照不同的精度和采樣速率可以分為Δ-Σ 、SAR、Flash、Folding & Interpolation、Pipeline等不同種類。這幾種不同的ADC之間精度和速率的關系如下圖所示：

圖片來源：髙速低功耗逐次逼近式ADC研究與實現

1.Flash

Flash是一種高速的ADC架構，是目前成熟的采樣速率最高的ADC架構。其架構如下圖所示。

圖片來源：高精度Σ-Δ ADC設計

從它的結構中可以得到，輸入電壓Vin與參考電壓Vref是分別同時接入到不同的輸入端口進行對比，也就是輸入信號是被多個端口并行處理，執行一次運算只需要一個時鐘周期。

也正是因為其并行運算的架構使得其無法做到很高的分辨率（既高位數）。上圖顯示的是一個3位，用到了7個比較器。一個N位的ADC采用Flash架構，需要2的N次方-1個比較器，因此增加一位，就需要增加2的N次方個比較器。這也是導致Flash無法做到太高精度的主要原因，精度越高、架構越復雜、芯片面積越大。

另外，比較器對于輸入電壓都是并聯的，呈現十分大的輸入電容，需要用很大的功率來驅動這一類ADC，對于功率、功耗等方面也受限制。

目前Flash最高可用位數為8bit，高于8bit之后就需要采用其他架構。8bit的Flash ADC速率可以達到1GS/s，6bit的ADC可以達到12GS/s。

Flash ADC除了可以作為單片使用，還經常在Pipeline ADC、Δ-Σ ADC、SAR ADC中作為子ADC使用。

2. Folding & Interpolation

Folding & Interpolation，折疊內插式ADC，其核心思想是劃區、分段再組合。

劃區：將輸入型號進行折疊劃區，如下圖所示，輸入信號被劃分為四個區域，然后分別對不同區段進行量化。

分段：將輸入電壓分成兩路信號，一路直接通過低精度Flash ADC，進行粗量化，得到高位的MSB；另外一路通過折疊放大器分成小的量化區間再進行細量化。

組合：將兩路信號對應的MSB+LSB位數組合成一個完整的精度表示。

采用Folding& Interpolation架構，會相比與采用Full Flash架構用到的比較器少很多。系統架構簡化。同時其處理的精度得到提高、采樣的速率相對較高。

Folding & Interpolation ADC的特點如下：

• 由于沒有反饋環路，可以保持較高的采樣頻率，僅次于Flash ADC；
• 能夠實現高采樣率以及12bit的精度，但是需要復雜的校準電路；
• 需要用到很多高速放大器，功耗大、電路規模大，適用于對功耗和面積不敏感的高速應用；