1、 引言

片上集成系統（SoC）是集成電路發展的重要方向。由于數字信號處理的諸多優點以及近年來數字集成電路性能的提高與成本的下降，數字電路在SoC系統中的地位越來越重要。由于人們總是需要將數字信號轉換為現實世界中對應的物理量，因此數模轉換器（DAC）成為SoC系統中不可缺少的重要模塊。隨著數字信號處理速度的不斷提高，SoC系統對高速DAC的需求也更加迫切。在通信、測量、自動控制、多媒體等諸多領域，高速DAC都有廣泛的應用，并且其性能對系統的整體性能有重要的影響。高速DAC的設計，對于實現良好的高性能SoC系統的設計具有重要的意義。

本文選擇了SoC芯片廣泛使用的深亞微米CMOS工藝，實現了一個10位的高速DAC。該DAC可作為SoC設計中的IP硬核，在多種不同應用領域的系統設計中實現復用。

2、 高速DAC的設計

2.1 高速DAC的結構

高速高精度DAC設計普遍采用電流驅動型結構，以10位電流驅動型DAC為例，其結構如圖1所示。

圖1 10位電流驅動型DAC的結構圖

在電流驅動型DAC中，如果在內部使用溫度計碼代替二進制碼進行開關控制，可以大大提高DAC的線性度與無雜散動態范圍（SFDR）性能。但對于10位或更高精度的電流驅動型DAC來說，如果使用全溫度計碼，譯碼電路的面積和功耗會太大。大多數高精度電流驅動型DAC選擇分段編碼結構，以兼顧提高DAC性能和控制譯碼電路規模的需求。本文的DAC設計選擇了7+3的分段編碼結構，即輸入信號的高7位轉換為溫度計碼，低3位直接使用二進制碼。

2.2 高速譯碼器的設計

當DAC速度越來越快時，溫度計碼譯碼器的速度往往成為DAC速度的瓶頸。使用傳統的數字電路設計方法雖然有利于簡化譯碼電路，但難以實現高速譯碼，特別是當譯碼器位數較多時就更是如此［3］。為了有效的進行高速譯碼器的設計，本文將譯碼器與延時器組成一個統一的同步電路，按照同步電路的設計原則，使用自動綜合與布局布線工具，完成高速譯碼器與延時器的設計工作。

高速譯碼器與延時器的電路結構如圖2所示，圖中標有‘D’的方框表示時鐘邊沿觸發的D觸發器。從圖2中可以看到，7位溫度計碼譯碼電路和3位二進制碼延時單元均被放置在D觸發器之間，從而所有的輸入－輸出路徑均可明確寫出時序約束，這就為自動綜合工具的使用創造了必要條件。本設計中高速譯碼器與延時器的具體設計流程為：首先使用Verilog HDL語言編寫RTL級代碼；然后編寫時序約束文件，使用Design Compiler工具完成譯碼器與延時器電路的自動綜合，得到門級網單，并進行門級后仿真；接下來使用Silicon Ensemble工具完成標準單元的自動布局布線，并在布局布線過程中使用Pearl軟件進行靜態時序分析；最后使用Calibre軟件對最終版圖進行DRC和LVS檢查，驗證版圖的正確性。通過以上設計方法，實現了最高譯碼速度達到300MHz的7位譯碼器。

圖2 高速譯碼器與延時器的電路結構

2.3 開關單元的設計

開關單元的設計對DAC在高速情況下的性能有重要的影響。對于一個高速DAC設計來說，不僅要求DAC能夠達到很高的轉換速度，而且要求DAC在高轉換速度下能夠實現良好的性能，因此開關單元的設計在高速DAC設計中占據著重要的地位。

圖3 電流源單元與開關單元的電路圖

本文的DAC設計采用的開關單元如圖3所示。開關單元主要包括同步鎖存器和電流開關兩部分。其中同步鎖存器的主要功能是使DAC中各個開關單元中的電流開關的切換都與時鐘同步，從而盡量減小由延時誤差產生的輸出雜散。此外，通過調節其中ML3、ML4與ML5、ML6的尺寸比，同步鎖存器還能實現調節開關控制信號（一對差分信號）的交叉點電位，保證不會出現一對開關同時關斷的情況，從而減小由此產生的輸出毛刺［4］。本文的同步鎖存器將時鐘控制的MOS開關ML1、ML2管串接在ML3-ML6之前，從而降低了同步鎖存器對電源電壓的要求，有利于電路在深亞微米CMOS工藝下的實現。

開關單元中的電流開關由MSW1-MSW4組成。與常用的電流開關相比，加入MSW3和MSW4能夠起到兩方面的作用：一方面它們減小了數字控制信號通過MSW1、MSW2的Cgd直接饋通到輸出端的毛刺電壓，另一方面它們減小了輸出電壓變化對電流源內部節點電壓的影響作用，從而從兩方面提高了DAC在高速條件下的SFDR性能。

2.4 電流源單元的設計

本文的電流源單元采用了共源共柵電流源電路，如圖3中所示。共源共柵電流源能夠實現很高的輸出阻抗，不僅有利于提高DAC靜態工作時的線性度，而且對提高SFDR也有作用。電流源單元的尺寸設計對DAC各項性能都有重要的影響。在圖3所示電路中，MCS1管應具有足夠的面積，使電流源單元之間的匹配精度能夠保證10位DAC線性度的要求。本文使用Monte Carlo方法對電流源進行建模，計算出如果要使10位DAC的良率（INL和DNL均小于0.5LSB的百分比）大于99%，則電流源單元之間的失配必須滿足：

（1）

根據式（1）和MOS管失配特性公式（2）［5］

（2）

就可以計算MCS1管的最小尺寸。式（2）中與

均與MCS1管的面積成反比，并根據芯片制造商提供的具體工藝數據進行計算。

3、 仿真結果

本文的DAC設計在SMIC 0.18μm CMOS工藝下實現，使用Cadence的Spectre軟件進行仿真。仿真結果表明，該DAC的最高采樣率可達到300MS/s（所有corner最壞情況）。在200MS/s采樣率、20.8MHz輸入信號條件下（1.8V電源電壓、TT corner），DAC的輸出信號的頻譜如圖4所示。從圖中可以看到，此時DAC的SFDR可以達到66.27dB，這一數值也接近所有corner下SFDR的平均結果。在SS corner下DAC的SFDR最低，但也超過了60dB。

Monte Carlo仿真表明，該DAC的INL和DNL均小于0.5LSB的百分比大于99%。該DAC的電源電壓為1.8V，最大輸出電壓為1.5Vpp（差分），在采樣率為200MS/s時功耗僅為22.7mW，IP硬核的面積約為0.55mm2。

圖4 200MS/s采樣率、20.8MHz輸入信號下DAC的輸出頻譜（TT corner）

4、 結論

本文提出了一種應用于SoC的高速高精度DAC的設計，并在深亞微米CMOS工藝下實現了IP硬核形式的設計。該設計在高速條件下具有良好的性能，且功耗與面積都較小，能夠有效滿足通信、測量、自動控制、多媒體等領域的SoC系統設計的應用需求。

本文作者創新點：

通過采用同步電路設計原則以及自動綜合與布局布線的設計方法，實現了高速的溫度計碼譯碼電路。通過改進開關單元以及合理設計共源共柵電流源的尺寸，保證了DAC良好的線性度以及在高速條件下的良好性能。

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