在2015年國際固態電路大會上，IMEC和Holst Centre展示了一款高速、緊湊和高度精確的逐次逼近型ADC（或SAR ADC）。這款13位的ADC在1V供電時，功耗僅46μW，相比同類產品，它具有最高的功效。該芯片的SNDR（或信噪比和失真比）為64.1dB。該設計的點睛之筆是采用了超低功耗的片上后臺校準，該校準利用了冗余優化糾錯方案。由于該技術是普適的，所以可被用于許多新的、用于超低功耗無線應用的ADC設計。

　　超低功耗ADC不可或缺

　　當今的無線電子系統在數字域中存儲和處理信息。這些系統為與現實世界信號交互，就需要在模擬和數字信號間進行轉換。因此，模擬-數字轉換器（或ADC）的發展，就一直是這些無線系統得以成功的要素之一。為適用于各無線標準（如802.15.14g），這些ADC就必須要滿足一些嚴苛的要求：必須低功耗；高的轉換速率（以百萬次采樣每秒或MS/s表示）；高分辨率（》10bit）。分辨率表示在整個模擬值范圍，該ADC可以生成的離散值的數。由于這些值被以二進制格式存儲，所以分辨率以位表示。

　　DAC匹配，精準設計的挑戰

　　在實現ADC的許多方法中，SAR（或逐次逼近型）ADC以其出色功效而備受矚目。SAR ADC使用一個比較器來逐次縮小包含該輸入電壓的范圍。SAR ADC設計中的一個關鍵部件是一個內部數字-模擬轉換器（或DAC），它用于驅動上述比較器。且該DAC的作用也很關鍵，因為SAR ADC的精度主要由DAC電容器的匹配來限定。該匹配主要受制造工藝和物理設計的影響。因此，就現代CMOS技術來說，SAR ADC的固有精度被限定在10至12位。

　　研究者在尋找解決方案以改進DAC匹配。一種方法是擴大器件的尺寸，但它以功效和速度為代價。一種替代方案是，引入校準，通過測量并校正導致的誤差，來校正電路的缺陷。這些校準大多在片外實現，因為若在片上實現校準電路，其功耗相對要高。

　　解決方案：片上冗余優化后臺校準

　　IMEC和Holst Centre提出了一種創新方案，它成功地在片上實現了低功耗、全自動的后臺校準。該校準利用了冗余優化錯誤檢測和校正方案。

　　在模擬-數字轉換過程中引入冗余是另一種流行的處理錯誤的方案。它與校準不同的地方在于：冗余既不測量也不糾正誤差，而是由轉換算法簡單地決定容忍或拋棄轉換結果。為使某些校準技術能發揮效用通常需要結合校準和冗余這兩種方法。在我們的設計中，冗余不僅方便了上面提出的后臺校準，它還放寬了對DAC建立時間的要求，并通過使用雙模式比較器降低了功耗。

　　這款ADC共使用了15個周期來執行一個13位的轉換。雙模式比較器首先工作在低功耗模式（模式1），并在最后5個周期，切換到高精度模式（模式2），從而將功耗降低一半。但仍存在兩個錯誤。首先，DAC匹配被限制在《10位，這是由于用于DAC電容器、用來減小面積的小元件（0.3 fF）的存在。第二，當比較器從模式1切換到模式2時，發生動態偏移。

　　自動化后臺校準以可忽略不計的面積或功耗的代價，成功地解決了這兩個錯誤。校準邏輯只應用于一組有限、適用于DAC或比較器校準的SAR代碼。這樣，就有效地減小了由動態比較器偏移造成的大的初始DNL（或差分非線性）誤差，且同時抑制了由DAC失配造成的INL（或積分非線性）誤差。

　　圖1：ADC架構。該ADC架構包括比較器、SAR邏輯、反饋DAC和校準邏輯。

　　圖2：ADC芯片的照片。一款由40nm CMOS工藝實現的超低功耗6.4MS/s、13位ADC。

　　通過使用這種創新的設計，IMEC和Holst Centre的研究人員采用40nm CMOS工藝實現了一款6.4MS/s的13位ADC。歸功于低功耗校準，該ADC實現了10.4bit（或ENOB）的有效位以及先進的5.5fJ/每轉換步驟（@6.4 MS/s）的能效。總體而言，該芯片功耗為46uW/1V工作電源。該ADC實現了64.1dB的SNDR（或信噪比和失真比）。將SNDR與ENOB綜合起來看，顯示出該ADC具有優異的整體動態性能。相比于類似器件，這款ADC實現了最佳能效，且同時還在片上整合了用于比較器偏移和DAC失配的后臺校準技術。

　　表1：ADC結果，性能總結及與先進同類器件的對比。