逐次逼近型模數(shù)轉(zhuǎn)換器（successive approximatiONregiSTer analog-to-digital converter，SAR ADC）是應(yīng)用于采樣速率低于5，MHz 的中高分辨率的常見(jiàn)結(jié)構(gòu)，其分辨率一般為8~16 位，因制造工藝與現(xiàn)代數(shù)字CMOS 工藝的兼容性好，且易于在較低的工藝成本下實(shí)現(xiàn)，所以廣泛應(yīng)用于現(xiàn)代超大規(guī)模集成電路與片上系統(tǒng)（system-on-chip，SOC），如便攜式/電池供電儀表、筆輸入量化器、工業(yè)控制和數(shù)據(jù)/信號(hào)采集器等。

設(shè)計(jì)了一款10位低功耗SAR ADC，采用溫度計(jì)碼控制的開(kāi)關(guān)邏輯結(jié)構(gòu)代替?zhèn)鹘y(tǒng)的開(kāi)關(guān)陣列控制數(shù)模（digital-to-analog，D/A）轉(zhuǎn)換器的動(dòng)作，從而提高了D/A 轉(zhuǎn)換器的線性度并降低了ADC 的功耗。ADC 在 250，kHz 的采樣速度下實(shí)現(xiàn)了10 位的模數(shù)轉(zhuǎn)換功能，功耗小于2，mW。

1 SAR ADC的結(jié)構(gòu)和工作原理

傳統(tǒng)SAR ADC 的結(jié)構(gòu)主要包括5 個(gè)部分，分別是：采樣保持電路、模擬比較器、D/A 轉(zhuǎn)換器、逐次逼近寄存器和邏輯控制單元。在很多實(shí)際電路中，采樣保持與D/A 轉(zhuǎn)換器合二為一。

SAR ADC 通過(guò)比較器對(duì)D/A 轉(zhuǎn)換器產(chǎn)生的參考電壓和采樣所得的模擬輸入電壓進(jìn)行比較，由逐次逼近寄存器逐次地決定每一位數(shù)字碼，直到完成最低有效位（least significant bit，LSB）的轉(zhuǎn)換。SAR ADC采用二進(jìn)制搜索算法來(lái)決定模數(shù)轉(zhuǎn)化過(guò)程中的數(shù)字碼值，N 位的SAR ADC需要進(jìn)行N 步的轉(zhuǎn)化。

在SAR ADC 中，數(shù)字模塊消耗的功耗較小，整個(gè)SAR ADC的功耗主要集中在3 個(gè)方面。

（1）對(duì)采樣保持電容的充放電。

（2）對(duì)D/A轉(zhuǎn)換器中二進(jìn)制加權(quán)電容的充放電。

（3）模數(shù)轉(zhuǎn)換過(guò)程中比較器所消耗的功耗。

有關(guān)降低SAR ADC 功耗的文獻(xiàn)通常針對(duì)以上3個(gè)方面來(lái)提出電路結(jié)構(gòu)的改進(jìn)方案，如在數(shù)模轉(zhuǎn)換器中采用特殊結(jié)構(gòu)的電容陣列以及采用功耗較低的動(dòng)態(tài)比較器等。

為了降低ADC 的整體功耗，筆者設(shè)計(jì)的D/A 轉(zhuǎn)換器采用了電荷分配型的結(jié)構(gòu)。與其他同類(lèi)型ADC的最大區(qū)別在于用溫度計(jì)碼的開(kāi)關(guān)邏輯結(jié)構(gòu)代替了常用的二進(jìn)制碼開(kāi)關(guān)來(lái)控制D/A 轉(zhuǎn)換器，從而合理優(yōu)化了電容陣列的開(kāi)關(guān)邏輯結(jié)構(gòu)，減小了開(kāi)關(guān)的動(dòng)作頻率，既提高了D/A 轉(zhuǎn)換器的分辨率和線性度，同時(shí)又降低了整個(gè)系統(tǒng)的功耗。

2 基于開(kāi)關(guān)邏輯結(jié)構(gòu)的D/A轉(zhuǎn)換器

2.1 D/A轉(zhuǎn)換器的基本原理

傳統(tǒng)型電荷分配型D/A 轉(zhuǎn)換器通常由一個(gè)二進(jìn)制加權(quán)電容陣列、一個(gè)與LSB 等值的電容和開(kāi)關(guān)陣列組成，其轉(zhuǎn)換過(guò)程可以分為3 個(gè)階段。

（1）采樣階段：此時(shí)，所有電容的上極板接地，下極板接輸入電壓，這樣，上極板存儲(chǔ)了與輸入電壓成正比的電荷，這些電荷在D/A 轉(zhuǎn)換器的轉(zhuǎn)換過(guò)程中保持不變。

（2）保持階段：此階段，二進(jìn)制加權(quán)電容的上極板接地開(kāi)關(guān)斷開(kāi)，下極板接地，引起電容陣列上極板的參考電壓的變化。

（3）再分配階段：此時(shí)，逐次逼近寄存器的最高位被置為1，即最大的電容2N-1C 的下極板連接到基準(zhǔn)電壓Vref，在下一個(gè)時(shí)鐘周期來(lái)臨時(shí)，最大的電容的下極板的連接狀態(tài)是由比較器的比較結(jié)果決定的。同時(shí)次大的電容的下極板連接到基準(zhǔn)電壓Vref.這個(gè)過(guò)程將會(huì)進(jìn)行N 次，在每一個(gè)時(shí)鐘周期內(nèi)比較器的比較結(jié)果決定了原先被試探的電容的下極板接地或是接基準(zhǔn)電壓Vref，同時(shí)將比試探電容小一半的那個(gè)電容設(shè)為試探電容，直到整個(gè)轉(zhuǎn)換過(guò)程完成，即最小電容的下極板狀態(tài)被決定。

2.2 D/A轉(zhuǎn)換器的低功耗設(shè)計(jì)

所設(shè)計(jì)的開(kāi)關(guān)邏輯結(jié)構(gòu)的D/A 轉(zhuǎn)換器如圖1 所示，其與傳統(tǒng)型D/A 的區(qū)別是將二進(jìn)制加權(quán)電容陣列進(jìn)行了分拆并加入了碼制轉(zhuǎn)換電路。碼制轉(zhuǎn)換電路將邏輯控制單元控制的寄存器的輸出二進(jìn)制碼轉(zhuǎn)化成為溫度計(jì)碼，以溫度計(jì)碼來(lái)控制整個(gè)二進(jìn)制加權(quán)電容陣列，以降低開(kāi)關(guān)動(dòng)作頻率。

圖1 D/A轉(zhuǎn)換器

以3 位D/A 轉(zhuǎn)換器為例來(lái)簡(jiǎn)要說(shuō)明。圖2（a）為三位的二進(jìn)制碼到溫度計(jì)碼的編碼轉(zhuǎn)換圖；圖2（b）為二進(jìn)制碼對(duì)應(yīng)單位開(kāi)關(guān)輸入碼圖。由圖2 可知，一旦比較器的輸出為0，即在模數(shù)轉(zhuǎn)換過(guò)程中出現(xiàn)輸入信號(hào)比D/A 轉(zhuǎn)換器所產(chǎn)生的參考電壓小的情況，采用溫度計(jì)碼的開(kāi)關(guān)邏輯結(jié)構(gòu)對(duì)減小開(kāi)關(guān)動(dòng)作頻率是有利的。將二進(jìn)制碼轉(zhuǎn)換為溫度計(jì)碼只需通過(guò)一個(gè)簡(jiǎn)單的編碼轉(zhuǎn)換電路就可以實(shí)現(xiàn)。

圖2 碼制轉(zhuǎn)換示意

2.3 D/A轉(zhuǎn)換器的功耗分析

對(duì)于電容陣列中的電容，只有當(dāng)其下極板連接到Vref 時(shí)，因充電產(chǎn)生功耗。設(shè)電容陣列的建立時(shí)間為T(mén)，則電容從Vref獲得的能量為：

由于電容兩端的電壓不能突變，故QC（0+）= QC（0-），且 iref（t） = -dQC/ dt ，故：

所以，可以計(jì)算每一次開(kāi)關(guān)動(dòng)作時(shí)D/A 的功耗。為了減少計(jì)算量，仍以3 位D/A 轉(zhuǎn)換器為例，對(duì)兩種D/A 轉(zhuǎn)換器的功耗進(jìn)行比較，如圖3 所示，箭頭旁邊的數(shù)字為每一次開(kāi)關(guān)動(dòng)作時(shí)消耗的能量。圖3顯示當(dāng)比較器比較的結(jié)果為0 時(shí)，采用的結(jié)構(gòu)所消耗的功耗小于傳統(tǒng)的結(jié)構(gòu)。顯然，所設(shè)計(jì)的D/A 轉(zhuǎn)換器的平均功耗遠(yuǎn)小于傳統(tǒng)的D/A 轉(zhuǎn)換器。隨著ADC 位數(shù)的增加，這種平均功耗的降低效應(yīng)將會(huì)更加顯著。10 位SAR ADC和傳統(tǒng)結(jié)構(gòu)的SAR ADC功耗對(duì)比如表1 所示，數(shù)據(jù)表明改進(jìn)的SAR ADC 相對(duì)于傳統(tǒng)結(jié)構(gòu)下降了21.5%。

圖3 改進(jìn)的和傳統(tǒng)的D/A功耗分析

表1 SAR ADC測(cè)試結(jié)果

3 電路仿真與芯片測(cè)試

利用Cadence AMS作為仿真工具，對(duì)SAR ADC進(jìn)行了功能仿真，采用FFT 法分析ADC 的動(dòng)態(tài)性能，得到的頻譜圖如圖4 所示。仿真所得信噪失真比（SNDR）為60.472，dB.

圖4 電路仿真的FFT頻譜

基于Chartered 0.35，μm，2P4M 工藝，完成了電路的版圖設(shè)計(jì)，其中單位電容均采用工藝偏差相對(duì)較小的poly-poly 電容。圖5 給出了經(jīng)MPW 流片SARADC 芯片圖。由于電路的非線性與電路的元件匹配有關(guān)，其匹配性越好，其線性度越高，因此版圖設(shè)計(jì)中采用了一系列手段以提高電容陣列的匹配性，包括采用“共質(zhì)心”結(jié)構(gòu)布置版圖，降低因芯片面積加大帶來(lái)的氧化層梯度的影響；電容陣列周邊采用“虛擬”結(jié)構(gòu)；單位電容采用固定的周長(zhǎng)/面積比等。對(duì)比表1中的無(wú)失真動(dòng)態(tài)范圍參數(shù)，可以看出線性度提高了11.78%.

圖5 SAR ADC芯片

使用TeKtronix TLA5204B 邏輯分析儀和TDS3052B 示波器等工具對(duì)MPW 流片回來(lái)的芯片進(jìn)行了測(cè)試。圖6 給出了D/A 的測(cè)試結(jié)果，其中EOB 為轉(zhuǎn)換結(jié)束信號(hào)，dac_out 為D/A 輸出信號(hào)；SAR ADC在250，kHz 的轉(zhuǎn)換速率下的實(shí)測(cè)積分非線性（Integralnonlinearity，INL）誤差和微分非線性（differnetialnonlinearity，DNL）誤差特性曲線［14］如圖7 所示。

圖6 D/A的測(cè)試結(jié)果

圖7 SAR ADC的INL和DNL的實(shí)測(cè)曲線

表1 顯示了10 位SAR ADC 的整體性能。比較流片后測(cè)試結(jié)果和仿真結(jié)果可見(jiàn)所設(shè)計(jì)的SAR ADC較好地達(dá)到了低功耗的設(shè)計(jì)要求，性能良好。

4 結(jié) 語(yǔ)

完成了一款基于開(kāi)關(guān)邏輯結(jié)構(gòu)的SAR ADC 設(shè)計(jì)。其中的D/A 轉(zhuǎn)換器由溫度計(jì)碼的開(kāi)關(guān)邏輯結(jié)構(gòu)來(lái)控制，從而減小了開(kāi)關(guān)的動(dòng)作頻率，降低了整個(gè)系統(tǒng)的功耗。測(cè)試結(jié)果顯示，設(shè)計(jì)的SAR ADC 實(shí)現(xiàn)了10 位模數(shù)轉(zhuǎn)換功能，轉(zhuǎn)換速率為250 kHz，INL 和DNL 均小于1 個(gè)LSB，功耗小于2 mW，表明該電路較好地達(dá)到了設(shè)計(jì)要求。