3 系統(tǒng)仿真和試驗(yàn)

　　本設(shè)計(jì)采用Verilog HDL硬件描述語(yǔ)言進(jìn)行電路設(shè)計(jì)，以Altera公司的Quartus Ⅱ軟件為設(shè)計(jì)平臺(tái)，最后應(yīng)用EP1C6Q240C8 FPGA 器件實(shí)現(xiàn)硬件電路，其中芯片的系統(tǒng)時(shí)鐘頻率為20 MHz.選取控制參數(shù)C1 = 0.113，C2 = 0.707，此時(shí)環(huán)路濾波器控制參數(shù)K1 = 2-1，K2 = 2-2，系統(tǒng)的響應(yīng)時(shí)間ts 約為6 個(gè)輸入信號(hào)周期；超調(diào)量Mp%為4.32%;頻率跟蹤鎖定范圍設(shè)計(jì)為76.3 Hz~78.1 kHz.

　　3.1 仿真波形及分析

　　本文所設(shè)計(jì)鎖相環(huán)的仿真波形圖如圖4，圖5所示。

　　從仿真波形圖4可以看出，鎖相環(huán)在輸入信號(hào)相位發(fā)生180°跳變時(shí)，可以在7個(gè)周期左右實(shí)現(xiàn)相位的重新鎖定。從圖5可以看出當(dāng)輸入信號(hào)頻率發(fā)生突變時(shí)，系統(tǒng)也可以迅速地實(shí)現(xiàn)重新鎖定。

　　3.2 硬件實(shí)測(cè)波形及分析

　　硬件實(shí)測(cè)波形圖如圖6所示。

　　從實(shí)測(cè)波形圖可以看出，系統(tǒng)具有鎖相范圍寬，穩(wěn)態(tài)誤差小等優(yōu)點(diǎn)。

　　4 結(jié)論

　　本文提出的基于自適應(yīng)比例積分復(fù)合控制方式的全數(shù)字鎖相環(huán)的設(shè)計(jì)方案，可實(shí)現(xiàn)對(duì)環(huán)路的實(shí)時(shí)控制，其自由振蕩頻率可隨輸入信號(hào)頻率的變化而改變，克服了傳統(tǒng)鎖相環(huán)所存在的缺陷。具有電路結(jié)構(gòu)簡(jiǎn)單、鎖相范圍寬、鎖定速度快、穩(wěn)定誤差小等優(yōu)點(diǎn)。它可作為功能模塊嵌入到數(shù)字系統(tǒng)芯片中，具有十分廣泛的用途。