本文采用一種基于比例積分(PI)控制算法的環路濾波器應用于帶寬自適應的全數字鎖相環，建立了該鎖相環的數學模型，并分析該鎖相環的各項性能指標和設計參數之間的關系。利用DSP Builder直接對得到的鎖相環數學模型在Matlab/Simulink環境下進行系統級的建模，并進行計算機仿真，同時將建立的模型文件轉換成VHDL程序代碼，在QuartusⅡ軟件中進行仿真驗證，并用FPGA予以實現。

　　1 帶寬自適應全數字鎖相環的理論分析

　　1.1 基于PI控制的模擬鎖相環的理論分析

　　鎖相回路是一個負反饋系統，主要由鑒相器(PD)、環路濾波器(LF)和壓控振蕩器(VCO)三個部分組成。鑒相器的作用是計算輸入信號和輸出信號的之間的相位誤差。環路濾波器的主要作用是抑制噪聲及高頻分量，并且控制著環路相位校正的速度與精度。為了能夠提高鎖相系統的性能，本文采用基于PI控制算法的一階低通濾波器，即將鑒相模塊鑒別出的相位誤差大小乘以一定的比例系數而產生一個比例控制參數，同時對相位誤差大小進行積分，并在積分系數的調節下產生一個積分控制參數，最終取比例和積分控制參數的和作為該環節的控制參數。壓控振蕩器的作用就是利用輸入的電壓值控制輸出信號的頻率。設壓控振蕩器的輸入信號為V0(t)，輸出信號的頻率為ω0+KV0(t)，則輸出信號的相位：

　　式中：

　　由圖1可以得出，該鎖相回路的閉環傳遞函數為：

　　不難看出該系統是一個典型的二階系統，那么二階模擬鎖相環的閉環傳遞函數可表示為：

　　式中：Kp和Kl分別為比例系數和積分系數，取

　　1.2 帶寬自適應全數字鎖相環的理論分析

　　對上述模擬鎖相環的s域傳遞函數進行離散化處理，采用脈沖響應不變法即可得到全數字鎖相環回路的閉環傳遞函數為：

　　于是可以得到基于參數K1和K2的全數字鎖相環的結構圖如圖2所示。

　　分析式(5)中得到的兩個參數K1和K2，若式中c和ζ為常數，則參數K1和K2的變化只與輸入信號頻率ωref的變化有關，因此，得到的全數字鎖相環模型具有自適應的特性，這是傳統的全數字鎖相環不具有的新特點。

　　2 帶寬自適應全數字鎖相環的DSP Builder建模

　　2.1 DSP Builder介紹

　　由于FPGA廣泛應用，使得EDA軟件QuartusⅡ在很多領域中顯得尤為重要，目前全數字鎖相環的設計多是通過EDA技術完成，使用FPGA予以實現。這就需要設計者對FPGA硬件電路及硬件描述語言VHDL或者Verilog HDL非常熟悉;同時，由于在QuartusⅡ環境下使用硬件描述語言進行編程設計系統模塊時相當繁瑣。而Matlab在搭建系統的數學模型方面功能強大，具有專門的建模仿真工具Simulink，可以進行圖形化的建模仿真。但是Matlab本身不支持硬件電路，只能完成單純的數學模型的建模、仿真。如果把兩者的優勢結合起來，使二者揚長避短，則可以使復雜的電子系統的設計變得相當容易且直觀。

　　DSP Builder是Altera公司推出的一個面向DSP開發的系統工具。它是作為Matlab的一個Simulink工具箱出現的，可以在atlab/Simulink環境下進行圖形化建模仿真。DSP Builder中的模塊是以算法級的描述給出的，易于用戶從系統或者算法級進行建模，甚至不需要十分了解FPGA本身和硬件描述語言。在DSPBuilder的模塊庫中還提供Matlab和QuartusⅡ的接口模塊Signal Compiler，利用該模塊可以方便地把在Ma-tlab/Simulink環境下建立的算法或者系統級模型轉化為FPGA可編譯的后綴為.vhd的VHDL語言程序。在QuartusⅡ中打開工程文件，可以對生成的程序進行編譯、時序仿真，完成后可以結合FPGA開發板的引腳情況鎖定引腳，經過編譯、適配后即可下載到FPGA開發板上完成硬件測試和硬件實現。

　　2.2 帶寬自適應全數字鎖相環的DSP Builder建模

　　該設計方法就是在Matlab/Simulink環境下借助DSP Builder簡單、方便快速地建立上述分析得到的全數字鎖相環的數學模型，各個模塊建模方框圖如圖3所示。按照以上各個模塊方框圖連接，構成整個系統模型，并加入系統時鐘Clock模塊和Signal Compiler模塊，即完成整個系統的。DSP Builder建模。其中輸入信號K1和K2是由式(5)計算得到，用6位無符號整數表示，K1和K2可以隨著輸入信號Phi_ref頻率的變化而自適應的做出調整;Phi_ref和Phi_out分別為環路的輸入和輸出信號，都采用1位無符號的整數表示。

　　3 帶寬自適應全數字鎖相環的軟件仿真和FPGA實現

　　3.1 帶寬自適應全數字鎖相環的軟件仿真

　　在圖3建立的模型基礎上，該設計首先對帶寬自適應全數字鎖相環進行了軟件仿真，主要包括Matlab/Simulink仿真和QuartusⅡ時序仿真。其中系統的各個參數為：阻尼系數ζ=O.707，系統時鐘周期Tclk=1/fs，采樣頻率fs=250 MHz。圖4為輸入信號Phi_ref取不同頻率時的Matlab/Simulink仿真波形。

　　使用DSP Builder庫中的Signal Compiler模塊將圖3建立的全數字鎖相環模型轉化為VHDL語言代碼。該設計通過QuartusⅡ軟件完成帶寬自適應全數字鎖相環的整體時序仿真。圖5為輸入信號Phi_ref由20 MHz跳變到5 MHz時的時序仿真圖;圖6為輸入信號Phi_ref由31 MHz跳變到62 MHz時的時序仿真圖。通過對所設計的全數字鎖相環的Matlab/Simu-link仿真和QuartusⅡ時序仿真可以看出：該系統能夠實現鎖頻的功能;同時該系統具有自適應的特性，在輸入信號很大變化范圍內都具有良好的性能;最后該系統對頻率發生階躍跳變的輸入信號亦具有很好的跟蹤性能。

　　3.2 FPGA實現及硬件測試

　　由于Signal Compiler模塊可以自動地將DSPbuilder建立的模型文件轉化為QuartusⅡ環境下的工程文件，因此，該設計在完成軟件仿真后結合FPGA試驗箱，在生成的工程下進行引腳的鎖定、編譯適配下載到FPGA芯片，實現所設計的帶寬自適應全數字鎖相環，并完成硬件測試。在硬件測試中需要用到信號發生器和示波器，信號發生器用來產生鎖相環的輸入測試信號，示波器用來觀測鎖相環的輸入/輸出波形。圖7為輸入信號Phi_ref取不同頻率時的實測波形。

　　以上的軟件仿真與硬件測試都表明，設計的帶寬自適應全數字鎖相環系統能過實現鎖頻的功能，設計是成功可行的。

　　4 結語

　　本文使用DSP Builder建立系統模型完成全數字鎖相環設計，理論分析和仿真結果基本一致。從以上設計過程可以看出：基于DSP Buil-der完成全數字鎖相環設計的方法，使得設計者可以利用Simulink快捷靈活的建模仿真功能和Matlab強大的數據分析能力進行FPGA系統級的建模仿真，并使得設計者從編寫VHDL或者Verilog HDL等代碼語言的繁瑣工作中解放出來，而專注于在Matlab/Simulink下搭建系統模型的工作上，縮短了設計周期，提高了設計的靈活性。

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