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　　本文設計了一種采用增益增強結構的帶開關電容共模反饋的折疊式共源共柵跨導運算放大器，可用于流水線結構的A/D中。出于對性能及版圖因素的考慮，采用了單端放大器作為增益提高輔助放大器。并通過改進共模負反饋電路，使得放大器輸出共模反饋電壓穩定更快，抖動更小。本設計在Cadence環境下對運放的電路和版圖進行了仿真。結果表明，放大器的各項性能參數達到了理想的效果。

　　1 電路結構的分析與設計

　　CMOS跨導運算放大器常用結構有兩級放大結構、套筒結構和折疊共源共柵結構等形式。兩級放大結構的運放電路結構雖然具有高增益、高擺幅等優點，但由于每一級至少引入一個極點，為了保障整個放大器的相頻特性滿足要求，需要額外的頻率補償電路，從而提升了放大器的電流和功耗，限制了放大器帶寬，同時降低了放大器速度，因此不能滿足本設計中對于運放帶寬和速度的要求。套筒式結構雖然具有較高的增益、較好頻率特性及較低功耗，但是受到結構限制，其輸出擺幅和共模輸入范圍小，不滿足設計要求。折疊式共源共柵結構針對套筒結構輸出擺幅小的缺點進行改進，通過增加電路支數，提高功耗，在提供較高的增益前提下，又滿足了大帶寬、高擺幅和高速的要求。通過對折疊共源共柵結構應用增益增強技術，可以在不影響信號帶寬、壓擺率和相位特性的情況下進一步提高電路直流增益。因此，針對本設計的特殊要求，選取了應用增益增強技術的折疊式共源共柵結構。

　　1.1 主運放電路

　　本文設計的折疊共源共柵運算放大器如圖1所示。M0，M1為差分輸入對管;M2為差分對管恒流源;M4，M5為電流源;M6，M7為共柵管;M8，M10，M58，M59為共源共柵電流源負載。由于NMOS管的載流子遷移率更高，采用NMOS管作差分輸入級可提高運放增益和帶寬。

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　　當無增益提高輔助運放時，主運放的小信號電壓增益為：

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　　可見，與基本的恒流源負載放大電路相比，輸出節點的輸出電阻增大gmRout倍，所以共源共柵結構的運算放大器能夠提供高增益。

　　1.2 開關電容共模負反饋電路

　　由于折疊共源共柵放大器需要極其精準的偏置電壓才能使電路輸出共模穩定在一個固定值，因此必須引入一個共模負反饋電路，來使整個電路的輸出共模穩定在要求的輸出電壓共模上。常用的共模負反饋電路分為連續時間型共模負反饋和開關電容共模負反饋兩種。由于開關電容共模負反饋即無靜態功耗，又對放大器本身有較小的影響，因此本設計中選擇了開關電容共模負反饋電路來穩定輸出共模。圖2為傳統的開關電容共模反饋電路，out+，out-為差分輸出電壓信號，clock1，clock2為兩相不交疊時鐘信號，Vcm為供比較的參考電壓，等于希望輸出的共模電壓;為了提供大的輸出擺幅，通常取電源電壓的一半，Vt為偏置電路產生的偏置電壓，Vb1為產生的調節電壓，用于穩定輸出共模電壓。

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　　由于開關電容共模負反饋需要不停計算輸出共模和Vcm之間的差值來控制放大器，使其輸出共模穩定在需要的電壓值上。對于傳統的開關電容共模負反饋電路，一個時鐘周期內有半個時鐘周期需要C1，C2兩個電容用來取Vcm與Vt的差值，不能用來和輸出共模作用產生反饋電壓，因此共模電平建立速度較慢，因此我們再引入一組采樣電容，使兩組采樣電容采集Vcm與Vt的差值，分別在不同的時鐘周期與輸出電壓的共模進行計算。這樣電路減小了共模反饋電壓的建立時間，減小了由于開關開啟關斷而造成的反饋電壓的抖動。改進后的共模負反饋電路如圖3所示。

　　由于開關定容共模負反饋電路中的電容是直接掛在輸出節點上的，過大的電容值會降低放大器的帶寬和壓擺率，同時，為了減小動態開關動作導致的時鐘饋通效應以及其他寄生雜散電容的影響和后端工藝精度等問題，該電容值也不能太小。因此本設計中我們取所有電容大小為0.5pF。

　　1.3 用于增益提高的輔助放大器電路

　　采用增益增強技術，能夠有效地提高運算放大器的直流增益，且不影響其速度。考慮到版圖布局對稱對于減小放大器失調的貢獻，本設計中引入4個單端電流鏡共源共柵放大器作為增益提高放大器，分成兩組分別用于提高從共柵管處的等效電阻和共源共柵電流鏡的等效電阻，從而極大的提高了直流增益。輔助放大器采用電流輸入，通過輸入管尺寸與相對應共柵器件尺寸的比例決定輔助放大器從主放電路中輸入的電流。對比傳統的差分結構，單端放大器可以更好的對稱分布在主放大器版圖兩側，而由于放大器采用等比于主支路的電流輸入，相對于電壓輸入的放大器，消除了由于輸入共模電壓變化產生的影響。輔助放大器結構如圖4所示。

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　　由于輔助放大器輸出擺幅有限，增益較高，故選取了采用差分對管取樣的共模負反饋結構，這種結構會限制放大器輸出擺幅，但卻不會影響放大器增益，并且功耗較低，因此適合用于輔助放大器中。共模負反饋電路如圖5所示。

　　1.4 偏置電路

　　由于整個電路中有許多共源共柵管需要提供偏壓，因此采用了共源共柵寬擺幅電流鏡來對這些管子提供偏置，寬擺幅共源共柵電流鏡在保證電流復制精度的同時提高了擺幅，使得電路在保證輸出擺幅的同時保持正常工作。寬擺幅共源共柵電流鏡電路圖如圖6所示，其中I2=I1。

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　　2 電路仿真結果

　　整個運放及其偏置電路采用SMIC 0.18μmCMOS混合信號工藝進行設計，并在Cadence環境下用Specture進行模擬仿真，電源電壓3.3V，負載電容3 pF。對電路進行AC仿真，仿真結果顯示電路直流增益119.3 dB，單位增益帶寬378.1 MHz，相位裕度60°，如圖7所示。

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　　放大器建立到輸出電壓0.1%精度時的建立時間為7.9 ns，測試波形如圖8所示。

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　　共模輸入范圍600mV～3.3V;電壓輸出范圍0.6～3.1V;功耗39mW。

　　3 版圖設計

　　整體電路包括1個主放大器，2個gainboost和1個共模負反饋，主放大器和gainboost各有自己的偏置電路。gainboost的偏置電路和gai-nboost放大器靠近放置以使連線最短，2個gainboot分別放在主放大器兩側以使總體版圖對稱，開關電容共模負反饋放在主放大器下面以使out+，out-和Vb1連線最短。主放大器做ABAB匹配，采用雙側供電，以保證差模信號較好匹配，主放大器偏置分拆在主放大器兩側，以使總體版圖形狀更加規則整齊，節省面積。

　　4 結語

　　介紹了一種折疊式共源共柵運算放大器的設計。實際的設計仿真值為：小信號低頻電壓增益119.3 dB;單位增益帶寬378.1 MHz;相位裕度60°;建立時間7.9 ns;電源電壓3.3 V;共模輸入范圍600 mV～3.3 V;電壓輸出范圍0.6～3.1 V;負載電容3 pF;功耗為39 mW。整個設計滿足設計指標要求，并應用于欠采樣技術的12 b，60 MHz流水線ADC設計中。