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本文介紹了一種折迭共源共柵的運算放大器，采用TSMC0.18混合信號雙阱CMOS工藝庫，用HSpice W-2005.03進行設計仿真，最后與設計指標進行比較。

1 引言

隨著集成電路技術的不斷發展，高性能運算放大器廣泛應用于高速模/數轉換器（ADC）、數/模轉換器（DAC）、開關電容濾波器、帶隙電壓基準源和精密比較器等各種電路系統中，成為模擬集成電路和混合信號集成電路設計的核心單元電路，其性能直接影響電路及系統的整體性能，高性能運算放大器的設計一直是模擬集成電路設計研究的熱點之一，以折衷滿足各種應用領域的需要。

許多現代集成CMOS運算放大器被設計成只驅動電容負載。有了這樣只有電容的負載，對于運放放大器，就沒有必要使用電壓緩存器來獲得低輸出阻抗，因此，有可能設計出比那些需要驅動電阻負載的運算放大器具有更高速度和更大的信號幅度的運算放大器。通過在一個只驅動電容負載的運算放大器輸出端只有一個高阻抗節點，可以獲得這些提高，這些運算放大器在其他節點看到的導納與MOS管的跨導在一個量級上，因此他們具有低阻抗。

有了所有相對低阻抗的內部節點，運算放大器的速度得到最大化，這里還應該提到的是：這些低節點阻抗使得所有節點而不是輸出節點的電壓信號降低，然而，各種晶體管的電流信號可能非常大，對這些運算放大器，應看到補償通常是由負載電容達到的，這樣，當負載電容變大，運算放大器通常變得更穩定也更慢，這些現代晶體管最重要的參數之一是他們的跨導值（即輸出電流和輸入電流的比）。因此，一些設計者稱這些現代運算放大器為跨導運算放大器或者運算跨導放大器（OTA）。

在各種OTA結構中，折疊共源共柵運放結構的運算放大器可以使設計者優化二階性能指標，這一點在傳統的兩極運算放大器中是不可能的，特別是共源共柵技術對提高增益、增加PSRR值和在輸出端允許自補償是有用的。這種靈活性允許在CMOS工藝中發展高性能無緩沖運算放大器，目前，這樣的放大器已被廣泛應用無線電通信的集成電路中。

本文介紹的運放是一種采用TSMC 0.18 μm Mixed Signal SALICIDE（1P6M，1.8V/3.3V）CMOS工藝的折疊共源共柵運放，并對其進行了DC，AC及瞬態分析，最后與設計指標進行比較。

2 電路結構分析

如圖1所示，該圖是一個差動輸入單端輸出設計，他的基本思想是將共源共柵MOS管應用于輸出差動對中，但使用的MOS管與輸入級中使用的那些MOS管類型相反，例如，圖中由M1和M2組成的差動對MOS管為N溝道。而由M1c和M2c組成的共源共柵MOS管是P溝道MOS管，這種相反類型MOS管得安排允許這個單增益級放大器的輸出在相同偏置電壓水平上作為輸入信號。應該提到的是：即使一個折疊式共源共柵放大器基本上是一個單增益級，他的增益也可能非常合理，約為700-3000。出現這樣一個高增益是因為增益是由輸入跨導和輸出阻抗的情況決定的，輸出阻抗由于使用了共源共柵技術而非常高。

圖中顯示的差動到單端的轉變是由M5，M5c，M6，M6c。組成的寬幅鏡像電流源實現的，在差動輸出設計中，這些可能被2個寬幅共源共柵電流吸收器所代替，并且可以添加共模反饋電路。

補償通過負載電容CL實現，并實現了主要極點補償。在負載電容非常小的應用中，有必要添加附加的補償電容與負載并聯來保證穩定性。如果想要超前補償，可以添加一個電阻與CL串聯，當在一些應用中不可能實現超前補償時，例如當補償電容主要由負載電容提供時，這種方法在很多情況下都適用，而許多設計者似乎沒有意識到這一點（也就是說，在很多情況下，都可以在負載電容上串聯一個電阻）。

輸入差動對MOS管的偏置電流等于Ib1/2。P溝道共源共柵MOS管在任意一個（M1c或者M2c）的偏置電流，等于M3或者M4的漏極電流減去Ib1/2，因為（W/L）3=（W/L）4=（W/L）8b，所以這個漏極電流由Ib和（W/L）81/（W/L）11比率確定，由于共源共柵晶體管之一的偏置電流由電流相減得到，所以他要準確建立，需要Ib2和Ib3從一個單偏置網絡得到。此外，得到這些電流的任何鏡像電流源應由單位大小的MOS管并聯形成的MOS管組成，這種方法可以消除寬度不同的MOS管引起的二階效應造成的誤差。

3 測試分析

Vdd=3V，Ib=62.5μA，CL=5pF

圖1中各MOS管的參數如表1所示。

一種折迭共源共柵運算放大器的設計