引言

　　利用分集接收機構建通信系統會帶來較高的器件數目、功耗、板級空間占用以及信號布線。為了降低 RF 組件數量，我們可以使用正交解調器的直接轉換架構。I/Q 的不匹配會使得構建高性能接收器較為困難。這種架構要求在 RF 輸入和占用大量板級空間的基帶數字輸出之間安裝一些組件。超外差接收機只需要一個模數轉換器 (ADC)，而正交解調器則需要一個雙通道 ADC 來處理現實及鏡像模擬。對于單載波系統而言，這種情況或許是可以接受的，但是分集和直接轉換接收機可以有效地用于多通道系統嗎?這種解決方案能夠有效地適應一個以上或兩個通道嗎?憑借 RF 和 ADC 組件全新的集成度，可以創建一個高效、高性能的多通道直接轉換分集接收機。為什么選擇分集接收機?

　　在通信系統中，設置接收機規范是為了適應小接收輸入功率。諸如蜂窩收發器基站 (BTS) 的系統可接收來自手機的信號，而發射信號的手機可能處在一些極大衰減信號的環境中，例如：車庫、多層建筑或擁擠的市區。手機發射的信號會從許多不同反射路徑多次到達 BTS。僅使用一個天線和接收機，相同信號的許多版本便會出現在接收天線上，每個版本的信號都具有不同的相位和幅值。瞬時相位關系使得信號建設性的或破壞性地增加。例如，移動電話中，移動發送器并未非完全固定在某一個空間位置，因此天線上的累積不斷變化。這種現象被稱為快速衰落，其會導致信號的漏接收。使用分集天線可增加搜索到具有足夠接收強度信號的機率，因為這種天線為物理隔離式天線。一根天線可能正受到破壞性的干擾，而其他天線則可能不會。這就是分集天線。為了對信號進行解調，我們利用解調信號要求的最小信噪比 (SNR) 構建了通信鏈路。分集接收機考慮到了信號在最小 SNR 以上到達 BTS 的最高概率。要想構建一個分集接收機，至少需要為每一個通道多添加一條接收路徑。這可能會使電子產品和天線的成本翻一倍。但是，如果它擴展了 BTS 的接收距離并提高了接收質量，那么這種成本代價還是值得的。它可以減少所需基站的數量，從而降低整個網絡的基本建設成本。為什么選擇 ZIF?

　　零中頻 (ZIF) 接收機可完成從射頻到基帶的直接轉換，您在超外差接收機上找不到中頻 (IF)。其優點是最小化的 RF 組件數量、更容易濾波以及更低的采樣速率。使用分集接收機，所需組件增加了一倍，增加了組件成本、板級空間以及功耗。ZIF 接收機所需組件更少，降低了功耗，節省了 RF 部分的板級空間。為什么選擇集成正交接收機?

　　拋開一些獨立組件來構建 ZIF 接收機較為困難，并且會占用相當多的板級空間。信號被轉換為正交后，在混頻器輸出和雙通道 ADC 輸入之間有兩條基帶模擬路徑，包括分立增益放大器和濾波器。沿現實及鏡像信號路徑分布的組件之間增益和相位的不匹配會形成帶內噪聲，因為理想復雜運算中去除的一些鏡像現在又如相關信號一樣出現在相同位置上。帶內低級鏡像降低了帶內 SNR 和誤差矢量幅度 (EVM)，從而帶來通信通道的高誤碼率 (BER)。但是，高度集成的 ZIF 接收機(例如：TI 推出的 TRF3710)可以最小化路徑不匹配問題。I 和 Q 模擬路徑現在均位于同一顆芯片上。這些路徑會得到非常好的匹配，因為它們之間幾乎不存在工藝、溫度或電壓差異。該器件包含了一個復雜的混頻器、一個 24dB 可編程增益放大器 (PGA)、一個可編程八階低通抗混淆 ADC 輸入濾波器，以及一個直接連至雙通道 ADC 的驅動放大器。此外，它還包含了一個 DC 偏移校正模塊，對于最小化模擬輸出的 DC 偏移分量極為有用。集成所有這些必需功能后，對于用戶而言，ZIF 架構變得簡單。I 和 Q 路徑得到了匹配，同時保持了較好的 EVM。通過將信號鏈的大部分集成到一個小封裝中，便可以在不犧牲板級空間或性能的情況下使用分集接收路徑。

　　圖 1 雙通道分集 ZIF 接收機為什么選擇八通道 ADC?

　　就使用分集的雙通道 ZIF 接收機而言，需要使用八個 ADC(請參見圖 1)。如果使用了四個 12 位雙通道 ADC，每條通道都有并行數據輸出，且差不多會有 100 條數據線路需要布線并被連接至現場可編程門陣列 (FPGA)。此外，還需要為 ADC 安排四個時鐘。單是從封裝角度來說，四個 9x9mm、12 位雙通道 ADC 就要占用 320mm^2 以上的板級空間。另外，約 100 條數據線路的布線輕易就會使所需板級空間增加一倍，同時在 FPGA 上也要求相同數量的數據輸入。很明顯，推薦使用一個八通道 ADC，那么采用單個封裝的八個 ADC 的功耗和數據線路又如何呢?為什么選擇串行八通道 ADC?

　　利用 TI 的新型 ADC(ADS5282)，許多這些問題便可迎刃而解。在每個通道 75mW、9x9mm 封裝中，低功耗選項僅占用 81mm^2，也即四個雙通道 ADC 板級空間的四分之一。更為重要的是，利用串行 LVDS 數據接口后，每個 ADC 通道只需一個 LVDS 對。增加一個 LVDS 幀和位時鐘并利用 20 條物理線路(10 個LVDS 對)便可以在 FPGA 中對八個 ADC 的數據進行處理，并占用最少的板級空間。1/f 噪聲出現在基帶上，其常見于針對 CMOS 低功耗而設計的 ADC 中。這就限制了基帶上(即 ZIF 架構要使用 ADC 的地方)的有效 SNR。ADC 具有一個抑制基帶 1/f 噪聲的可選模式(請參見圖 2)。

　　圖 2 請注意，一旦該模式被激活 1/f 噪聲(基帶附近)便被轉換為奈奎斯特，并且兩種情況下均可看到 0-1MHz 的 SNR根據奈奎斯特 (32.5MHz) 測得 65MSPS 下 ADS5282 的 SNR 為 70.4dBFS。如果假設噪聲底限較奈奎斯特扁平，那么 0-1MHz 頻帶中的噪聲功率則為 85.5dBFS，這主要是由于 15.1dB 的處理增益：10log10 (32.5M/1M)。利用能夠過濾高達 1MHz 的信號和噪聲的理想濾波器，85.5dBFS 就為數字濾波器輸出的預期 SNR。但是，1MHz 頻帶中測得的 SNR 為 81.9dBFS，因為基帶上存在 1/f 噪聲。一旦噪聲抑制模式被激活，該頻帶中測得的 SNR 便提高到 86.1dBFS。1MHz 帶寬中測量值(86.1dBFS)超出預期值(70.4+15.1=85.5dBFS)的這一事實具有誤導性，因為它是由一個標準奈奎斯特 SNR(70.4dBFS)計算得到的，而該奈奎斯特SNR 包括了高階諧波(第九階以上)，其被當作了噪聲。這表明，真正的奈奎斯特 SNR(所有諧波除外)實際上高于 0.6dB，或為 71dBFS。該 ADC 還在每條通道內提供了兩倍抽取功能，以消除移頻 1/f 噪聲(仍然出現在 Fclk/2 附近)，通過處理增益改善帶內SNR，并且降低高速串行 LVDS 數據速率。所用數字濾波器保持少量的抽頭，以達到節能的目的。這樣，使用抽取濾波器時處理增益為 ~2dB。通過使用抽取功能來降低 LVDS 速率后，可考慮使用更低成本的 FPGA 選項，同時在 ADC 和 FPGA 之間擁有更為輕松的時間預算。總結

　　滿足蜂窩網絡規范要求的 BTS 并不是一項全新的成果。大多數新型 BTS 設計的主要目標都是想通過降低 BTS 構建成本或減少 BTS 構建數量來降低運營商的成本。其中，射頻成本只是構建蜂窩基站總成本的一部分，因此如果它們可減少構建基站的數量，那么就應該對射頻接收機設計進行改進。通過構建更為靈敏的射頻設備，覆蓋相同區域所需的基站數量更少。運用具有高度集成的 ZIF 接收機和一個八通道 ADC 的分集接收機使可實現一個更少空間占用、更低成本和更少組件數量的高性能系統。