根據(jù)多項(xiàng)濾波器組理論和Matlab程序仿真的結(jié)果，在FPGA內(nèi)部實(shí)現(xiàn)寬帶信號(hào)的信道化。中頻化的信號(hào)通過(guò)變壓器經(jīng)AD采集后輸出差分?jǐn)?shù)據(jù)。由圖 2數(shù)字信道化接收機(jī)實(shí)現(xiàn)框圖可知，在0～200 MHz的范圍內(nèi)均勻信道化成16個(gè)信道，因此需要對(duì)數(shù)據(jù)進(jìn)行16/2即8倍的抽取，又由于100～200 MHz是0～100 MHz的鏡像，所以8信道是0信道的一個(gè)延遲，9信道是1信道的一個(gè)延遲，以此類(lèi)推，15信道是7信道的一個(gè)延遲。所以經(jīng)過(guò)抽取的數(shù)據(jù)將出現(xiàn)50%的覆蓋，在FPGA內(nèi)部的實(shí)現(xiàn)方法如圖7所示。

圖7中每個(gè)單元為10位的D觸發(fā)器，第一級(jí)采用一個(gè)時(shí)鐘clk8x，第二和第三級(jí)采用時(shí)鐘clk1x，即為第一級(jí)時(shí)鐘的8分頻，時(shí)鐘的分頻和相位設(shè)置可以通過(guò)FPGA內(nèi)部的PLL設(shè)置。

根據(jù)圖2，抽取到的數(shù)據(jù)需要濾波，根據(jù)多項(xiàng)濾波理論，抽取后的每個(gè)信道需要和原型低通濾波器的系數(shù)做卷積。由圖4可知該FIR濾波器的特性，根據(jù) Matlab計(jì)算得到該濾波器的96階系數(shù)，經(jīng)過(guò)8倍抽取和2倍內(nèi)插補(bǔ)0，生成16×12的矩陣。得到的矩陣的每一行作為相應(yīng)信道的卷積系數(shù)，卷積的實(shí)現(xiàn)過(guò)程如圖8所示。

圖8中第一級(jí)的模塊為10位的D觸發(fā)器，第二級(jí)為乘法器，第三級(jí)為加法器，每一級(jí)的時(shí)鐘采用相同的時(shí)鐘。

由于多項(xiàng)濾波結(jié)構(gòu)的特性，每個(gè)信道卷積后需要做并行的FFT計(jì)算，所以不能使用QuartusⅡ自帶的IP核FFT模塊，因?yàn)槠渥詭FT模塊是串行計(jì)算的，而且最小支持64點(diǎn)的計(jì)算。

FFT的程序編寫(xiě)由復(fù)數(shù)乘法器和D觸發(fā)器組成，這里用到16點(diǎn)的FFT有4級(jí)，每一級(jí)都要舍位保留一位符號(hào)位，因?yàn)闊o(wú)限制的保留數(shù)據(jù)位會(huì)造成FPGA的資源不夠，所以不僅需要通過(guò)計(jì)算調(diào)整舍位，還要確保精度。

圖9和圖10顯示了A/D采集到的數(shù)據(jù)和信道化后的數(shù)據(jù)。

圖9為矢量信號(hào)源發(fā)生器產(chǎn)生的在第0個(gè)信道上的正弦信號(hào)，顯示的是經(jīng)過(guò)A/D采集后FPGA讀取到的數(shù)字信號(hào)用SignalTapⅡ顯示。

4 結(jié)論

文中給出寬帶信道化接收機(jī)在Matlab環(huán)境下的算法和精度仿真，驗(yàn)證了算法的可行性。并根據(jù)軟件無(wú)線電思想搭建信道化接收機(jī)硬件平臺(tái)，實(shí)現(xiàn)了寬帶信號(hào)的信道化，實(shí)現(xiàn)了對(duì)0～100 MHz頻率范圍的中頻信號(hào)8信道的數(shù)字信道化。根據(jù)仿真結(jié)果和實(shí)際硬件測(cè)量得到的結(jié)果，表明該信道化接收機(jī)具有良好的檢測(cè)能力，也證明寬帶信道化接收機(jī)的在非協(xié)作通信中的檢測(cè)能力和應(yīng)用意義。