直到最近，寬頻單芯片轉換器根本不用提供所需的轉換率及其他規格，過去唯一的設計解決方案是交錯兩顆或更多較低速的轉換器，但這種方案除成本與功耗更高、尺寸更大之外，還有許多嚴重的缺點，尤其交錯型轉換器需精準的同步化時序訊號以維持轉換效能，并達到目標的效能水準，這在實現實際設計與電路板布線上非常困難。

　　至于最新的單芯片轉換器，例如亞德諾半導體（ADI）的AD9631，即提供這些寬頻應用的所有目標規格，能讓雷達干擾電子設備在更寬廣的頻寬內對訊號進行辨別并且動作。

　　這顆轉換器的核心效能，只是SDR系統設計邁向成功、可行的一部分，適用于這些寬頻前端應用的轉換器以極高的資料率，本質上產生接收位元，成為一種新的數位界面做法。有史以來，轉換器使用平行界面往返轉換資料（圖3），當此界面的最大速率約500Mbit/s無法再支援該需求時，轉換器供應商轉而改采串列式低電壓差動訊號（LVDS）互連，因該界面提供更高的速度（約1Gbit/s）與更低的電壓漂移，再加上其簡化的布局，也能增加雜訊免疫力。不過，即使 LVDS在此處也達不到需求。

　　圖3 轉換器數位界面配置圖

　　因此，一種新型界面標準--JESD204變得愈形重要。此標準定義一種介于ADC與DAC轉換器和相關處理器（主要是 FPGA）之間極高速、多通道的串列界面。它不只以最高達12.5Gbit/s傳輸速率支援資料本身的傳送，也附加一種尖端的資料格式與復雜的協定，用以建立傳送通道、最小化串音雜訊，以確保資料的錯誤標記、定義交握。

　　與此同時，該界面也允許多重轉換器被連結到單一處理器（在一些應用諸如MIMO前端中，此為必要規格。）

　　扣連軟硬體供應鏈　芯片商加速推展SDR設計

　　除提升轉換器上的效能需求外，無線電系統中的FPGA也須隨之升級。它必須處理大量資料，支援傳送與接收模式，代表它須有一個在GHz范圍內的時脈率，同時還須具有一個處理核心由其設計與實作最佳化，并搭配韌體做為一個有效率的即時資料處理引擎，以在低功耗前提下，執行復雜的演算法。

　　高效率、最佳化寬頻的轉換器和與它們相關的高速FPGA，都是造就成功且即時的捷變無線電收發器設計的必要因素，但是這些條件仍然不夠。由于元件的復雜度，互連格式與協定的挑戰，和電路板布線細微化，現在「單打獨斗」或者幾乎獨自開發是不可行的。跳過別人已經經歷并解決過的問題，而試圖重新發明輪子的做法也不實際，況且設計的問題別人已經克服了。簡而言之，風險很高，而且市場競爭很激烈。

　　要讓一臺基本的系統啟動運行并不是一件小事，為使它通過目標的偵錯與認證，設計工程師須從IC供應商處及第叁方伙伴處得到深入的支援，除得到捷變收發器的基本硬體功能外，還有復雜演算法，以及測試驗證的挑戰都需多方面的支援策略。

　　那就是何以有一個與轉換器供應商相關連的趨勢，以ADI為例，該公司已發展出一套完整的開發生態系統，包含參考設計、開發工具、HDL程式碼、Linux 驅動軟體，以及與FPGA供應商建立的合作關係，確認在FPGA、FPGA夾層卡（FMC）和先進的偵錯工具之間的互通性。

　　不僅如此，射頻前端元件開發商也須與獨立的第叁方技術合作伙伴組成策略聯盟，以發揮各自的技術專長，并共同整合出完整的射頻子系統設計，從天線到處理器，乃至于演算法開發、編碼及特殊應用等。

　　綜上所述，SDR和捷變收發器設計面臨的技術挑戰包括元件、軟體效能，以及多重面向設計考量，射頻前端元件開發商須達成更高的元件規格，并提供評估工具、應用、參考設計，以及第叁方伙伴的Know-how和產品支援，才能幫助無線電系統研發團隊更容易達成多重設計目的，并兼顧終端產品的成本與時間目標。

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