1　引　言
　　在設計炮瞄雷達電子干擾訓練器時，整個系統需要譯碼器、鎖存器、緩沖器、多路選擇器以及邏輯門等許多集成電路，雖然用傳統的數字集成電路也同樣可以完成所要求的功能，但存在所需芯片多、PCB板面積大、系統穩定性差、開發不靈活、設計周期長等諸多問題。Altera公司的CPLD（Complex ProgrammableLogic Device，復雜可編程邏輯器件）系列產品具有高性能、高集成度、在系統編程和設計周期短等優點，是現在數字電路設計的常見選擇。Altera公司提供了諸如FLEX10K／6000／8000、MAX5000／7000／9000等許多系列的通用PLD產品，而且大多數器件可通過4個引腳的JTAG接口實現ISP（在線編程）。此外，Altera公司的CPLD由MAX＋PLUSⅡ開發系統支持，它是一個單一的集成軟件包，提供從電路圖、文本和波形等設計輸入，到執行編譯、邏輯綜合、仿真和定時分析以及器件編程等許多功能，使用非常方便、靈活。
2　系統設計原理及框圖
2．1　器件選擇
　　本干擾訓練器與CPLD有關的數字邏輯電路部分共有輸入線18條，輸出線34條，考慮到JTAG接口4根線、電源和地等專用腳以及一定的余量，選用MAX7000S系列器件中的84腳PLCC封裝的EPM7128S較合適。EPM7128S是門數目為2500，微宏單元數為128，邏輯陣列塊數為8的CPLD。
2．2　基本思想
　　設整個干擾訓練器以80C196單片機為核心。系統中需要數字邏輯電路完成的部分有：低8位數據／地址的分離；EPROM、EEPROM、RAM、8279等芯片所需要的各種片選信號；需要高電平復位的復位信號RST8279；待緩沖的串行口數據通訊信號TXD、RXD以及允許發送信號TXEN；電子開關4051的地址信號和控制信號；D／A轉換芯片需要的12位數字量。此外，利用7128S可在線編程的優點，設計時特意考慮了使用下載電纜ByteBlaster的JTAG模式進行在線編程所需的幾根信號線TCK、TMS、TDI、TDO。這樣，利用EPM7128S設計的系統邏輯電路框圖可示意為圖1。

2．3　7128S內部邏輯定義
　　根據上述基本思想，利用MAX＋PLUSⅡCAD開發系統可設計出7128S的內部邏輯電路如圖2所示。
　　在圖2的電路中，80C196的AD0～AD7經74373分離出低8位地址A0～A7，ALE作為它的地址鎖存允許信號；A13～A15通過74138產生EPROM、EEPROM和RAM等片選信號以及兩個選通信號；
8279的片4選信號經一級74138及與門AND得到；80C196的低電平復位信號RST196經非門NOT產生8279的復位信號RST8279；系統與上位機（PC機）通訊的TXD、RXD以及允許發送信號（用80C196的HSO1）經74244緩沖輸出；電子開關4051需要的地址控制信號由AD0～AD7和地址信號C373經74373產生；D／A轉換芯片TLV5639（用于產生干擾頻率和強度）所需的模擬電壓需要的12位數字量由AD0～AD7和地址信號DA373H、DA373L經兩片74373提供。
2．4　7128S的編程
　　圖形設計輸入完成后，經過管腳定義，再經編譯，就可對器件編程了。我們選用并口下載電纜ByteBlaster的JTAG模式進行在線編程。ByteBlaster下載電纜包括與PC機并口相連的25針陽性插座頭、與PCB板相連的10針插頭、25針到10針的數據變換電路。圖3是ByteBlaster的數據變換電路。
　　編程時，先在Assign菜單內的Device項目處選好器件EPM7128SLC84，用底層編輯程序（FloorplanEditor）分配好器件的引腳和邏輯單元，并使用編譯器（Compiler）對圖2的文件（＊．gdf）進行編譯，產生用于MAX器件的編程目標文件（＊．pof）；然后用并口下載電纜ByteBlaster連接好微機的并行口和裝有EPM7128SLC84的PCB板插座；再在Option菜單中選Hardware Setup，出現Hardware Setup窗口后，在Hardware Type框中選ByteBlaster，并指定使用并行口（LPT1），按OK按鈕；最后，在MAX＋PLUSⅡ菜單中選Programmer，打開編程器窗口，點擊Program按鈕即可完成對器件EPM7128SLC84的編程。

3　結束語
　　在電子干擾模擬訓練器的設計中采用7128S器件，并借助MAX＋PLUSⅡ軟件，不但減少了PCB板的尺寸、提高了整個系統的可靠性，而且在電路設計的靈活性和縮短產品設計周期等方面也極具優勢。作為新一代的炮瞄雷達電子干擾模擬訓練器，該訓練器已在某高炮部隊使用，效果很理想。