入式控制系統是為了實現某型軍用船艇模擬訓練系統的操縱控制功能而開發的。該系統基于軍民兩用的自動技術，采用模塊化設計，可以方便地完成系統的升級改造，以適應船艇改進改型的需要，運用前景十分廣闊。嵌入式控制系統是船艇模擬訓練系統的控制中樞，其抗干擾設計是船艇模擬訓練系統開發的重要環節，直接影響到系統的穩定運行。

時鐘電路抗干擾設計

   時鐘電路產生CPU的工作時序脈沖，是正常工作的關鍵。時鐘信號被干擾后將導致CPU的工作時序發生紊亂，使得系統不能正常工作。

    時鐘信號不僅是對噪聲干擾最敏感的部位，同時也是單片機系統的主要噪聲源。單片機的時鐘信號為頻率很高的方波，由與其頻率相同的正弦基波和其倍頻正弦波疊加而成。頻率越高，越容易發射出去成為噪聲源。此外，時鐘頻率越高，信息傳輸線上信息變換頻率也越高，致使線間串擾、反射干擾以及公共阻抗干擾加劇。因而，在滿足系統功能的前提下，應盡量降低時鐘頻率，這對降低系統的電磁發射，提高系統的抗干擾性能極為有利。

系統的嵌入式控制系統時鐘電路的抗干擾設計主要有以下幾步。

● 時鐘脈沖電路盡量靠近CPU，引線盡量短而粗。
● 用地線包圍振蕩電路，晶體外殼接地。
● 晶振電路電容性能穩定，容量準確且遠離發熱元件。
● 印刷電路板上大電流信號線、電源變壓器遠離晶振信號的連線。
● 對于外部時鐘源電路，對其芯片電源采取濾波措施。
● 時鐘電路為其他芯片提供時鐘信號時，采用隔離和驅動措施。

復位電路的設計

   在嵌入式控制系統設計中，復位電路的設計非常重要，因為單片機應用系統工作時，會經常要求進入復位工作狀態，因而要求復位電路必須準確、可靠地工作，其復位狀態與應用系統的復位狀態是密切相關的。

單片機的復位是靠外部電路實現的，在時鐘電路工作后，只要在單片機的RST引腳上出現24個振蕩脈沖（2個機器周期）以上的高電平，單片機就實現初始化狀態復位。為了保證系統可靠的復位，在設計復位電路時，要使RST引腳保持10ms以上的高電平。只要RST保持高電平，MCS-51單片機就循環復位；當RST從高電平變為低電平以后，單片機就從0000H地址開始執行程序。在復位有效期間，ALE、PSEN、P0、P1、P2、P3口引腳輸出高電平，即使準雙向口皆處于輸入狀態，并將07H寫入棧指針SP（即設定堆棧底為07H）。同時，將程序計數器PC和其余的特殊功能寄存器清零（不定的位除外）。復位不能影響單片機內部的RAM狀態，但上電復位時，由于是重新供電，RAM在斷電時數據丟失，上電復位后為隨機數。復位后單片機的初始復位狀態如表1所示。

 


系統中采用程序運行監視電路設計來滿足系統的復位工作要求。程序運行監視通常都由各種類型的程序監視定時器WDT（Watch Dog Timer），俗稱“看門狗”。WDT可保證程序非正常運行，如程序“死機”時，能及時進入復位狀態。WDT通常有三種類型：單片機內部的WDT功能單元；μP監視控制器件的WDT電路；單片機外部設置的WDT電路。本系統中，我們使用單片機外部設置WDT電路。

圖1是外部WDT電路示意圖。WDT是一個帶有清除端CLR及溢出信號OF輸出的定時器。定時器由脈沖源PWDT、循環計數器、單穩態電路組成。PWDT提供循環計數器的計數脈沖，單穩態將循環計數器溢出信號轉換成單片機的復位脈沖WRST。

 

圖1 單片機外部WDT電路示意圖

系統使用的MAX813L與8031的接口電路如圖2所示。該電路可實現看門狗、電源故障監控的功能。MAX813L是一款帶有WDT和電壓監控功能的芯片，其WDT功能可在輸入于1.6s內沒有變化時，產生復位輸出。同時，電壓監控功能可以保證當電源電壓低于1.25V時，產生低掉電輸出。此外，MAX813L還能在上電時自動產生200ms寬的復位脈沖，并具備人工復位功能，可以給CPU提供良好的保護。

 


圖2 MAX813L與單片機8031的連接圖

通過把WO與WR直接相連接，一旦程序跑飛，WO將變為低電平，并保持140ms以上。該信號將使MAX813L復位，同時清零看門狗定時器，使RST引腳輸出高電平，將單片機復位。200ms結束后，單片機脫離復位狀態，重新恢復正常的程序運行。

上述的硬件“看門狗”用于解決主程序的死循環故障，對于程序中出現的中斷故障，系統使用軟件“看門狗”來實現對中斷的發現和處理。軟件“看門狗”會在主程序中設置變量t0和t1。當T0發生一次中斷，將t0加1，T1發生一次中斷，將t1加1。在主程序的功能模塊開始處記錄下t0、t1的當前值，設置計數器的計數周期，使之小于功能模塊的執行時間。這樣，在功能模塊的執行周期內，計數器肯定會發生中斷，通過在功能模塊的出口處檢測這種變化來確定是否發生了中斷關閉情況，并進行故障的處理。

控制器總線的抗干擾設計

由于系統使用的單片機僅僅依靠自身功能不能滿足系統的要求，需要應用外部接口芯片對其功能進行擴展。而總線是單片機和外部各種接口芯片進行數據交換的通道，總線的可靠性直接關系到系統的可靠性，系統主要采取以下措施來提高總線的抗干擾能力。

采用三態門式總線驅動器提供總線的抗干擾能力。總線驅動器使用TTL型三態緩沖門電路74LS245，74LS245可用于雙向驅動。三態門緩沖器能減少分布電容與電感對總線工作的影響，在總線上可連接400個芯片，其總線抗干擾能力比OC（集電極開路）門大約大10倍，可驅動100m的線。

總線接收端加施密特電路做緩沖器抗干擾。在接收端印刷板插座附件加施密特電路來做緩沖器，可以濾除外部噪聲，提高總線的抗干擾性能。

8031的總線由三態輸出器件構成的，在三態驅動器（D）都是高阻抗時是不穩定的?？墒褂蒙侠娮瑁瑢⒖偩€通過5kΩ電阻R接到電源，使其在瞬間處于穩定的高電位，從而增強抗干擾能力。

改善總線的負載平衡，提高系統可靠性。

給動態RAM加旁路電容，每片動態RAM的供電端上對地并接一個0.1μF的電容以抑制干擾，同時盡量縮短電源線和地線的印刷電路板布線。

在靜態RAM電路中，使電流流動印刷線跳板的各處都比較均勻，不讓電流變動大的區域在印刷電路板各處頻繁移動。使存儲器存取瞬間所產生的噪聲電壓峰值變小。

接口電路的抗干擾設計

1 前向通道的抗干擾設計

前向通道是單片機應用系統的信號采集通道，從信號的傳感、變換、到單片機的輸入。在前向通道設計中主要考慮集成運算放大器的抗干擾設計、運放電路抗干擾裝配、多路開關的抗干擾設計以及A/D轉換電路的抗干擾設計。

集成運放的抗干擾設計包括集成運放電路內部、外部噪聲的控制和集成運放電路共模噪聲控制。

運放電路抗干擾裝配措施包括：

● 將高輸入阻抗部分用銅箔線圍起來，并與電路的等電位低阻抗部分相接，由于隔離線和高輸入阻抗部分的電位相近，泄露電流很小。
● 采用絕緣性能很好的聚四氟乙烯制成的接線底座，安裝在印刷電路板上，高輸入阻抗部分也都在此接線柱上相連，以保證線路的高絕緣性和抗震性。
● 將電位器和固定電阻并聯，盡量采用線繞型大尺寸電位器。

多路開關的抗干擾也是以抑制噪聲為主，主要包括：
● 在多路轉換器輸入端接入共模扼流圈，以抑制外部傳感器引入的高頻共模噪聲。
● 多路轉換器的隔離變壓器采用雙重屏蔽接法，切斷變壓器分布電容傳送高頻噪聲和脈沖噪聲的通道。
● 在單片機和數模轉換器之間采用光電耦合隔離的方法，使各自產生的高頻噪聲不能侵入對方。
● 用電容器將前置放大器的頻帶變窄，降低其對高頻噪聲的響應能力，抑制高頻噪聲。

A/D轉換器對模擬量的微小噪聲影響十分敏感，為抑制其干擾主要采取以下措施。
● 使用金屬殼聚丙烯電容器做積分電容器，把積分電容器用銅箔包起來，單獨接地。
● 給每片集成電路接入一個旁路電容器以降低電源的高頻阻抗，克服芯片內部的噪聲和電源噪聲。
● 調整各級電路的增益分配，在各級運算放大器前相應地接入簡易低通濾波器，使噪聲在傳送過程中不斷削弱，同時在運放電路與ADC輸入電路之間加一個抗混疊濾波器以減少運算放大器的噪聲。
● 設計ADC輸入保護電流，因為電路使用±15V運算放大器驅動一個電源電壓為±5V的CMOS ADC，容易造成ADC輸入端電壓過高，我們在+15V和+5V電源之間以及-15V和-5V電源之間分別加一個78L05三端穩壓塊。同時，在ADC輸入端接兩只肖特基二極管防止電流過大。
● 對電源單獨去耦，將采樣時鐘電路與系統數字電路和數字電路中的噪聲源都隔離，以盡量避 免數字輸出與采樣時鐘信號耦合。

2 后向通道的抗干擾設計

后向通道的抗干擾主要是D/A轉換器即DAC的抗干擾設計。在系統中主要采用以下步驟。

● 采用多層PCB（印刷電路板），應用大面積的地線和電源線，在電路板的裝配過程中不用插座，直接安裝在電路板上。將模擬電源與數字電源分開供電，分離接地，分別加以去耦。模擬地與數字地分離并且近接于平面地。
● 在電源和相應的地之間并聯跨接一個10μF的鉭電容和0.01μF的片狀電容，去耦電容近接D/A轉換器件的引腳，以對電源去耦。
● 使用分段式電源結構器件，將幾個最高權位的電流源改為等值電流源，由1位驅動一個最高權電流源（最大電流）改為驅動多個等值電流源，以抑制開關時間不統一造成的短時脈沖波形干擾。
● 在DAC輸入線和驅動器輸出線之間串接一個50Ω的電阻,減少數字輸入上的超調和瞬態干擾。
● 在輸出與地之間跨接一個5pF的電容，抑制數字量輸入的瞬時變化和開關不同步引起的尖鋒脈沖干擾。

3 人機通道的抗干擾設計

人機通道的抗干擾設計主要包括按鍵電路的抗干擾設計和LED顯示接口的抗干擾設計。

系統的按鍵抗干擾就是在按鍵確認周期中使用連續多次的采樣來判定按鍵動作。按鍵確認周期應該大于按鍵變換周期并遠小于一次按鍵的穩定周期。

系統的LED顯示部分采用5位七段LED譯碼/驅動芯片MC14489。由于LED的接口在應用時，很容易受到其他電子設備的干擾，使顯示內容易發生改變，我們還需對其進行抗干擾設計。

源部分加入雙電容濾波，然后結合軟件設計，在控制腳的兩個步驟程序之間加入一段延時，使正常信號的頻譜向低頻部分集中，以較好地通過濾波電容控制腳所要求的最小電平寬度。