Verilog的基礎知識

本節主要講解了 Verilog 的基礎知識，包括 7 個小節，下面我們分別給大家介紹這 7 個小節的內容。

2022-08-15 標簽：Verilog標識符GND 3.4k 0

數字硬件建模SystemVerilog-按位運算符

經過幾周的更新，SV核心部分用戶自定義類型和包內容已更新完畢，接下來就是RTL表達式和運算符。

2022-08-12 標簽：Verilog按位運算符 3.7k 0

實際電路中延時分為哪兩種

傳輸延遲一般為輸入信號變化到對應輸出信號變化經過的時間，不會對輸入信號進行濾除處理，所以傳輸延遲是一種絕對延遲，這種延遲類似于物理傳輸線的延遲，在仿真中...

2022-08-10 標簽：硬件Verilog代碼 4k 0

Verilog HDL指定用戶定義原語UDP的能力

在前一章中，我們介紹了Verilog HDL提供的內置基本門。本章講述Verilog HDL指定用戶定義原語U D P的能力。

2022-08-08 標簽：VerilogHDLUDP 1.7k 0

Verilog在設計時候的不方便地方

從Verilog發布到今天，其已經經歷了四十年的風雨，早期的“電路”設計Verilog的確很方便，尤其在那個年代，其也崔進了集成電路的發展。但是“老”不...

2022-08-02 標簽：Verilog鎖存器變量 1.3k 0

關于對Verilog代碼的維護問題

在不容易被發現的計數器的部分，別給這個計數器清零，讓他自己上溢，然后再從0開始計數，這樣還可以在滿足功能的情況下通過很多case，甚至可能到最后都不會驗出錯。

2022-07-29 標簽：Verilog計數器 1.7k 0

深入理解FPGA Verilog HDL語法(一)

今天給大俠帶來的是一周掌握FPGA Verilog HDL 語法，今天開啟第一天，下面咱們廢話就不多說了，一起來看看吧。

2022-07-18 標簽：fpgaVerilogHDL 4.6k 1

ModelSim手動仿真教程

在開始動手仿真之前，首先，我們需要創建一個文件夾用來放置我們的 ModelSim 仿真工程文件，這里我們就在之前創建的 Quartus 工程目錄下的 s...

2022-07-11 標簽：仿真VerilogModelSim 6.5k 0

Verilog進行組合邏輯設計時的一些注意事項

always 模塊的敏感表為電平敏感信號的電路可幾乎可以完成對所有組合邏輯電路的建模。always模塊的敏感列表為所有判斷條件信號和輸入信號，但一定要注...

2022-07-11 標簽：邏輯電路Verilog鎖存器 3k 0

Verilog testbench總結

對于testbench而言，端口應當和被測試的module一一對應。端口分為input,output和inout類型產生激勵信號的時候，input對應的...

2022-07-07 標簽：信號VerilogModule 5.1k 0

從仿真器的角度對Verilog語言的語法規則進行解讀

綜合工具讀入源文件，通過綜合算法將設計轉化為網表，比如DC。能夠綜合的特性要求Verilog語言能夠描述信號的各種狀態（0,1,x,z）、信號和模塊的連...

2022-07-07 標簽：仿真器Verilog 1.1k 0

Verilog/FPGA開源項目介紹

脈沖神經網絡（ Spiking neural network-SNN ） 是更接近自然神經網絡的人工神經網絡。

2022-07-03 標簽：fpga神經網絡Verilog 3.8k 0

SystemVerilog包的簡介與使用

最初的Verilog語言沒有一個可用于多個模塊的定義。每個模塊都必須有任務、函數、常量和其他共享定義的冗余副本。傳統的Verilog編碼風格是將共享定義...

2022-06-15 標簽：模塊Verilog函數 4.6k 0

高覆蓋率的Verilog代碼的編寫技巧

設計工程師需要關心的主要有行覆蓋率（Block），條件覆蓋率（Expression），翻轉覆蓋率（Toggle），狀態機覆蓋率。本文從ASIC設計的角度...

2022-05-26 標簽：Verilog 5.1k 0

vcs學習筆記(常用選項/仿真流程/代碼覆蓋率/綜合后仿真/圖一樂技巧)

VCS是編譯型verilog仿真器，VCS先將verilog/systemverilog文件轉化為C文件，在linux下編譯生成的可執行文./simv即...

2022-05-23 標簽：Linux仿真器Verilog 1.6萬 0

FIR濾波器的MATLAB與FPGA設計

數字濾波器從實現結構上劃分，有FIR和IIR兩種。FIR的特點是：線性相位、消耗資源多；IIR的特點是：非線性相位、消耗資源少。由于FIR系統的線性相位...

2022-04-24 標簽：fpga數字濾波器Verilog 4.7k 0

Verilog系統函數和邊沿檢測

“ 本文主要分享了在Verilog設計過程中一些經驗與知識點，主要包括Verilog仿真時常用的系統任務、雙向端口的使用（inout)、邊沿檢測”

2022-03-15 標簽：Verilog代碼 3.3k 0

Verilog賦值和結構說明語句

從仿真結果可以看出：在順序塊中，15ns的時候，l1被賦值為8’h2，在25ns的時候，l2被賦值為8’h8；而在并行塊中，10ns的時候，k2被賦值為...

2022-03-15 標簽：Verilog 2.7k 0

Verilog設計過程中的一些經驗與知識點

　“ 本文主要分享了在Verilog設計過程中一些經驗與知識點，主要包括塊語句、阻塞賦值和非阻塞賦值 以及結構說明語句(initial, always,...

2022-03-15 標簽：仿真Verilog程序 3.1k 0