使用ISERDES接收高速串行數據

但是，在內部處理信號時，數據信號往往是多bit信號，而傳輸過程中需要用到單bit串行傳輸技術，所以，中間需要有一個轉換器，實現并串轉換，這就需要用到SE...

2022-08-20 標簽：fpga轉換器DDR 6.6k 0

等長對我們信號質量有什么影響？

SERDES信號都是由差分傳輸的，也就是說，兩根信號線同時傳輸兩個大小相等，方向相反的信號，接收端接收到的信號由兩線相減得來。

2021-04-13 標簽：波形SerDes等長 4.7k 0

串行系列：并行信號變成串行信號過程

做過layout的朋友一定會有一種這樣的感覺，串行通道恐怕是最容易設計的部分了。通道就一對差分線，芯片端串行部分信號pin的密度都相對低，出線也十分簡單...

2021-05-02 標簽：Layout并行信號SerDes 5.8k 0

GMII、SGMII和SerDes的差異總結

GMII、SGMII和SerDes的區別和聯系？ GMII和SGMII區別，上一篇已經介紹了，這一篇重點介紹SGMII和SerDes區別。 GMII和S...

2020-10-09 標簽：MacSerDesPCI-e總線 3.5萬 0

如何利用SerDes降低高帶寬數據接口總線的寬度

早期的SerDes產品，如圖1所示的Channel Link I器件，通過使用一個單獨的時鐘線把并行數據總線（寬度達48位）串行到多通道LVDS總線上。...

2019-10-10 標簽：高帶寬SerDes數據總線 3.2k 0

對Lattice ECP3/ECP5器件中的SerDes/PCS進行了簡要的介紹

Lattice ECP3，ECP5（ECP5-5G）的SerDes/PCS結構基本相同，區別主要在于ECP5將兩個SerDes/PCS通道合并到一個叫做...

2018-06-13 標簽：SerDesLattice 9.1k 0

怎樣去為 LVDS SERDES約束Arria 10器件IOPLL位置

如何為 LVDS SERDES約束Arria 10 器件 IOPLL 位置

2018-06-22 標簽：alteraserdes 7k 0

通過Nautilus UDI方案的導入，實現32Gbps SerDes的量產測試的概述

隨著SerDes芯片集成度、復雜度、傳輸速率的不斷提高，傳統的自動化測試系統已經無法滿足SerDes測試速率需求。但通過Nautilus UDI方案的導...

2018-06-10 標簽：SerDes輸入時鐘Gbps 6.2k 0

Kintex7的SERDES的結構圖 CPRI應用的應用

Kintex7系列的GTX，以其良好的性能和功耗表現，已經成為業界FPGA選型時的明星。由于其良好的DFE性能，它能提供高達12.5Gbps的過背板能力...

2018-05-23 標簽：fpgaserdesgtx 6.8k 0

了解SERDES基礎概念，快速進入高速系統設計

這里將介紹SERDES的基本概念，并介紹SERDES相關的專有名詞:眼圖(Eye-diagram)、眼圖模板、抖動(Jitter)、容忍度(tolera...

2018-01-30 標簽：fpga抖動功耗 2.5萬 0

XILINX SERDES SI仿真中抖動的設置

隨著SERDES應用越來越多，速率也越來越高，SI的問題漸漸變得越來越重要，它對PCB設計，SERDES參數優化都有著非常重要的指導作用。而器件選型也往...

2017-11-18 標簽：仿真serdes 8.7k 0

基于SERDES時鐘的頻率跟隨的設計

在很多無線或者有線的系統應用中，都需要器件的接收端能夠和鏈路的發送端的頻率做跟隨。通常的實現方案都是通過將SERDES的恢復時鐘引到芯片外部，然后通過一...

2017-11-18 標簽：時鐘serdes 8.2k 0

SERDES應用場景以及對應的復位設計

眾所周知，現在主流的 FPGA 上實現的都是時序邏輯。時序邏輯有一個特點就是前面的狀態會影響到后面的狀態。所以在這種應用里，初始狀態的確定是整個設計里非...

2018-06-30 標簽：復位SERDES 9.3k 0

參考時鐘對SERDES性能的影響

我們知道，SERDES對參考時鐘有嚴格的相位噪聲性能要求。通常，SERDES供應商會根據其SERDES采用的PLL以及CDR架構特點，以及性能數據，提出...

2017-02-10 標簽：XilinxSERDES參考時鐘 6.7k 0