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bram技術(shù)

高層次綜合（HLS）是一種將高級(jí)編程語(yǔ)言（如C、C++或SystemC）轉(zhuǎn)換為硬件描述語(yǔ)言（HDL）的設(shè)計(jì)方法。在FPGA設(shè)計(jì)中，設(shè)計(jì)者可以靈活地利用F...

2026-01-28 標(biāo)簽：編程語(yǔ)言 BRAM HLS 244 0

RDMA設(shè)計(jì)25：隊(duì)列管理模塊之發(fā)送模塊詳細(xì)設(shè)計(jì)分析

發(fā)送隊(duì)列存儲(chǔ)為所有發(fā)送隊(duì)列共用的存儲(chǔ)空間，根據(jù)用戶環(huán)境和開發(fā)板環(huán)境不同可由 BRAM、URAM 或 LUTRAM 實(shí)現(xiàn)。發(fā)送隊(duì)列管理單元?jiǎng)t負(fù)責(zé)管理這個(gè)存...

2026-01-25 標(biāo)簽：模塊高速傳輸 RDMA 3.3k 0

請(qǐng)問Block RAM的資源如何計(jì)算？

當(dāng)使用ram時(shí)，width是960bit，depth是16bit，只有15Kb大小，為什么占用了很多個(gè)BRAM？

2024-05-06 標(biāo)簽：BRAM 1.3k 0

基于FPGA設(shè)計(jì)的BRAM內(nèi)部結(jié)構(gòu)

再看末級(jí)觸發(fā)器對(duì)BRAM時(shí)序性能的影響，下圖依次展示了7系列FPGA、UltraScale+和Versal芯片在未使用和使用末級(jí)觸發(fā)器兩種情形下時(shí)鐘到輸...

2024-04-25 標(biāo)簽：FPGA 鎖存器觸發(fā)器 1.2k 0

基于FPGA BRAM的多端口地址查找表與FPGA BRAM的資源分析

在多端口交換機(jī)的設(shè)計(jì)中，交換機(jī)的每個(gè)端口都會(huì)各自維護(hù)一張查找表，數(shù)據(jù)幀進(jìn)入到交換機(jī)后，需要進(jìn)行查表和轉(zhuǎn)發(fā)。

2024-05-01 標(biāo)簽：FPGA 存儲(chǔ)器交換機(jī) 3.5k 0

FPGA的BRAM資源使用優(yōu)化策略

FPGA的BRAM和LUT等資源都是有限的，在FPGA開發(fā)過程中，可能經(jīng)常遇到BRAM或者LUT資源不夠用的情況。

2023-08-30 標(biāo)簽：fpga 芯片 ROM 5.5k 0

怎樣使用毛刺濾波器來(lái)濾除毛刺和反彈？

可編程邏輯系統(tǒng)通常部署在可能存在噪聲的應(yīng)用中。這種噪聲會(huì)影響可編程邏輯設(shè)計(jì)接收的信號(hào)。

2023-08-30 標(biāo)簽：濾波器寄存器狀態(tài)機(jī) 3.8k 0

Vivado中BRAM IP的配置方式和使用技巧

FPGA開發(fā)中使用頻率非常高的兩個(gè)IP就是FIFO和BRAM，上一篇文章中已經(jīng)詳細(xì)介紹了Vivado FIFO IP，今天我們來(lái)聊一聊BRAM IP。

2023-08-29 標(biāo)簽：fpga 寄存器 fifo 1.1萬(wàn) 0

論SRAM型FPGA軟核Microblaze抗單粒子加固的方法

Microblaze是32位/64位 RISC軟核處理器，可以用作微處理器、實(shí)時(shí)處理器和應(yīng)用處理器（Linux+MMU）。

2023-08-28 標(biāo)簽：fpga sram 微處理器 6.5k 0

fpga內(nèi)部主要結(jié)構(gòu)及其功能分析（Kintex-7FPGA內(nèi)部結(jié)構(gòu)）

Kintex-7 FPGA的內(nèi)部結(jié)構(gòu)相比傳統(tǒng)FPGA的內(nèi)部結(jié)構(gòu)嵌入了DSP48E1，PCIE，GTX,XADC,高速IO口等單元，大大提升了FPGA的性能。

2023-08-24 標(biāo)簽：dsp fpga Xilinx 3.5k 0

FPGA設(shè)計(jì)中BRAM的知識(shí)科普

FPGA設(shè)計(jì)中，BRAM是一項(xiàng)非常關(guān)鍵的內(nèi)置存儲(chǔ)資源，F(xiàn)PGA開發(fā)需要熟練使用BRAM，今天再?gòu)?fù)習(xí)一下BRAM的知識(shí)，包括BRAM的定義、組成、應(yīng)用等等。

2023-08-15 標(biāo)簽：fpga DRAM FPGA設(shè)計(jì) 8.2k 0

AXI VIP當(dāng)作master時(shí)如何使用？

?AXI接口雖然經(jīng)常使用，很多同學(xué)可能并不清楚Vivado里面也集成了AXI的Verification IP，可以當(dāng)做AXI的master、pass t...

2023-07-27 標(biāo)簽：仿真器 VCS AXI總線 3.2k 0

易靈思IDE更新ROM可以不用全編譯了

之前有人問題易靈思的BRAM是否可以修改ROM的初始化參數(shù)，像xilinx一樣不需要編譯，也有人問RISC 修改了bootloader有沒有辦法不用重新...

2023-06-30 標(biāo)簽：Xilinx IDE RISC 1.8k 0

握手機(jī)制、通道依賴性及AXI-Lite握手實(shí)例

AXI4：高性能內(nèi)存映射需求（如讀寫DDR、使用BRAM控制器讀寫B(tài)RAM等），為了區(qū)別，有時(shí)候也叫這個(gè)為 AXI4-Full；

2023-06-25 標(biāo)簽：FPGA設(shè)計(jì)接收機(jī)BRAM 2.7k 0

Xilinx FPGA AXI4總線（二）用實(shí)例介紹5個(gè)讀寫通道

AXI4協(xié)議是一個(gè)點(diǎn)對(duì)點(diǎn)的主從接口協(xié)議，數(shù)據(jù)可以同時(shí)在主機(jī)（Master）和從機(jī)（Slave）之間**雙向** **傳輸** ，且數(shù)據(jù)傳輸大小可以不同。

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)FIFO存儲(chǔ)BRAM 4.3k 0

Xilinx FPGA AXI4總線（一）介紹【AXI4】【AXI4-Lite】【AXI-Stream】

從 FPGA 應(yīng)用角度看看 AMBA 總線中的 AXI4 總線。

2023-06-21 標(biāo)簽：控制器 FPGA設(shè)計(jì)DDR 3.2k 0

Xilinx FPGA異步復(fù)位同步釋放—同步后的復(fù)位該當(dāng)作同步復(fù)位還是異步復(fù)位？

針對(duì)異步復(fù)位、同步釋放，一直沒搞明白在使用同步化以后的復(fù)位信號(hào)時(shí)，到底是使用同步復(fù)位還是異步復(fù)位？

2023-06-21 標(biāo)簽：寄存器觸發(fā)器 FDR 2.3k 0

簡(jiǎn)單講解AXI Interconnect IP核的使用方法

最近需要用到AXI接口的模塊，xilinx的IP核很多都用到了AXI總線進(jìn)行數(shù)據(jù)和指令傳輸。如果有多個(gè)設(shè)備需要使用AXI協(xié)議對(duì)AXI接口的BRAM進(jìn)行讀...

2023-06-19 標(biāo)簽：控制器 RTL VCS 1.5萬(wàn) 0

FIFO IP核報(bào)Memory Collision Error on RAMB36E1解決方案

以前很少用到仿真，這次在仿真的過程中，遇到了某個(gè)警告，于是轉(zhuǎn)過頭又去研究了FIFO中的Safety Circuit的作用。

2023-06-19 標(biāo)簽：FPGA設(shè)計(jì)RAM FIFO存儲(chǔ) 3.4k 0

處理FPGA原型設(shè)計(jì)需要多長(zhǎng)時(shí)間？

FPGA設(shè)計(jì)的五個(gè)主要任務(wù)：邏輯綜合、門級(jí)映射、整體功能邏輯布局、邏輯資源互連布線

2023-05-23 標(biāo)簽：FPGA設(shè)計(jì)EDA工具 RTL 1.1k 0

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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