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標簽 > 時序
這里所說的時序其實就是指時序圖，又名序列圖、循序圖、順序圖，是一種UML交互圖。它通過描述對象之間發送消息的時間順序顯示多個對象之間的動態協作。
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? 題圖：浙江普陀山客運中心最近獲得2021年度凡爾賽建筑獎。 歡迎關注，每周更新！? 本合集分享的是，我當初學習Linux驅動的來時路——《《驅動之路...
在數字IC/FPGA設計的過程中，對PPA的優化是無處不在的，也是芯片設計工程師的使命所在。此節主要將介紹performance性能的優化，如何對時序路...
如何用FPGA控制ADV7513實現HDMI畫面顯示和音頻播放
HDMI接口顯示使用DMT時序+TMDS編碼來實現。當用FPGA控制HDMI的數據傳輸時，通常可以采用純RTL實現TMDS算法或者使用專門的HDMI芯片...
該屬性會將每個驅動程序的扇出限制告知工具，并通過指示布局器了解扇出限制來指引該工具對高扇出的負載進行分配。此屬性可同時應用于 FF 與 LUT 驅動程序...
高扇出信號線 (HFN) 是具有大量負載的信號線。作為用戶，您可能遇到過高扇出信號線相關問題，因為將所有負載都連接到 HFN 的驅動程序需要使用大量布線...
SVA是System Verilog Assertion的縮寫，即用SV語言來描述斷言。斷言是對設計的屬性的描述，用以檢查設計是否按照預期執行。
對于 Prometheus 生態的監控系統，PromQL 是必備技能，本文著重點講解這個查詢語言，摻雜一些生產實踐場景，希望對你有所幫助。
在實際電路中存在兩種延遲，慣性延遲 (Inertial delay) 和傳導延遲 (Transport delay)。
HMC856LC5是一款寬帶時間延遲器件，具有5位數字控制功能，設計用于時序補償或時鐘偏斜管理應用。 時間延遲提供接近100 ps的延遲范圍，具有3 p...
DS1110L 10抽頭延遲線是3V版的DS1110。它含有10個等間隔的抽頭，可以提供10ns至500ns的延遲。DS1110L系列延遲線在3.3V，...
1 接口定義 RGMII 由 GMII (Gigabit Media Independent Interface) 簡化演變而來，意為 Reduced ...
一、主時鐘create_clock 1.1 定義 主時鐘是來自FPGA芯片外部的時鐘，通過時鐘輸入端口或高速收發器GT的輸出引腳進入FPGA內部。對于賽...
01 整體概括 最近調試了一款音頻采集芯片wm8731，包含兩路音頻輸入（ADC）和一路音頻輸出（DAC），音頻芯片與主控芯片通過I2S接口傳輸ADC采...
隔離有利于提高魯棒性，但同時也會增加發射和接收兩個方向的傳播延遲。必須使該延遲增加一倍，以支持兩個節點參與仲裁。如果系統允許的傳播延遲是固定的，在增加隔...
優化FPGA（現場可編程門陣列）設計的性能是一個復雜而多維的任務，涉及多個方面和步驟。以下是一些關鍵的優化策略： 一、明確性能指標 確定需求 ：首先，需...
DDR4（Double Data Rate 4）時序參數是描述DDR4內存模塊在執行讀寫操作時所需時間的一組關鍵參數，它們直接影響到內存的性能和穩定性。...
數字芯片設計驗證經驗分享（第三部分）：將ASIC IP核移植到FPGA上——如何確保性能與時序以完成充滿挑戰的
本篇文章是SmartDV數字芯片設計經驗分享系列文章的第三篇，將繼續分享第五、第六主題，包括確保在FPGA上實現所需的性能和時鐘兩個方面的考量因素。
在數字時代，DRAM（動態隨機存取存儲器）扮演著至關重要的角色。它們存儲著我們的數據，也承載著我們的記憶。然而，要正確地操作DRAM并確保其高效運行，了...
差分信號是一種在電子和通信系統中廣泛使用的信號傳輸方式，它通過比較兩個電信號之間的差異（電壓差）來傳遞信息。與單端信號不同，后者只參考一個單一的電位，差...
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