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      電子發燒友網>電子資料下載>電子資料>評估低抖動 PLL 時鐘發生器的電源噪聲抑制

      評估低抖動 PLL 時鐘發生器的電源噪聲抑制

      2022-11-18 | pdf | 142.84KB | 次下載 | 免費

      資料介紹

      這篇文章也刊登在 Maxim 的這篇文章也刊登在 Maxim 的，卷。66（PDF，3.07MB）。，卷。66（PDF，3.07MB）。本文的一個版本由本文的一個版本由Electronic DesignElectronic Design雜志于 2009 年 3 月 27 日在線發布。雜志于 2009 年 3 月 27 日在線發布。采用 PLL 的時鐘發生器廣泛用于網絡設備中，用于生成高精度和低抖動參考時鐘或用于維持同步網絡操作。大多數時鐘振蕩器使用理想、干凈的電源提供其抖動或相位噪聲規格。然而，在實際系統環境中，電源可能會受到板載開關電源或嘈雜的數字 ASIC 的干擾。要在系統設計中實現最佳性能，了解此類干擾的影響非常重要。采用 PLL 的時鐘發生器廣泛用于網絡設備中，用于生成高精度和低抖動參考時鐘或用于維持同步網絡操作。大多數時鐘振蕩器使用理想、干凈的電源提供其抖動或相位噪聲規格。然而，在實際系統環境中，電源可能會受到板載開關電源或嘈雜的數字 ASIC 的干擾。要在系統設計中實現最佳性能，了解此類干擾的影響非常重要。首先，我們將檢查基于 PLL 的時鐘發生器的基本電源噪聲抑制 (PSNR) 特性。然后我們將解釋如何從頻域測量中提取定時抖動信息。然后應用這些技術，并使用實驗室工作臺測試比較幾種不同的測量方法。最后，我們將總結首選方法的優點。首先，我們將檢查基于 PLL 的時鐘發生器的基本電源噪聲抑制 (PSNR) 特性。然后我們將解釋如何從頻域測量中提取定時抖動信息。然后應用這些技術，并使用實驗室工作臺測試比較幾種不同的測量方法。最后，我們將總結首選方法的優點。PLL 時鐘發生器的 PSNR 特性PLL 時鐘發生器的 PSNR 特性典型的 PLL 時鐘發生器典型的 PLL 時鐘發生器如圖 1如圖 1所示。由于輸出驅動器對于不同類型的邏輯接口可能具有非常不同的 PSNR 性能，因此以下分析將重點關注電源噪聲對 PLL 本身的影響。
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