概述
AD9573是一款高度集成的雙路輸出時鐘發(fā)生器 ， 包括一個針對PCI-e應用而優(yōu)化的片內(nèi)PLL內(nèi)核 。 整數(shù)N分頻PLL設計基于ADI公司成熟的高性能、低抖動頻率合成器系列 ， 可實現(xiàn)線路卡的較高性能 。 這款器件也適合相位噪聲和抖動要求嚴格的其它應用。
數(shù)據(jù)表：*附件：AD9573 PCI-Express時鐘發(fā)生器IC，PLL內(nèi)核，分頻器，兩路輸出技術手冊.pdf

PLL部分由低噪聲鑒頻鑒相器(PFD)、精密電荷泵、低相位噪聲壓控振蕩器(VCO)、預編程的反饋分頻器和輸出分頻器組成。

通過連接一個外部25 MHz晶振，可以將100 MHz和33.33 MHz輸出頻率鎖定至輸入?yún)⒖肌］敵龇诸l比和反饋分頻比可針對所要求的輸出速率進行預編程。無需外部環(huán)路濾波器，從而節(jié)省寶貴的設計時間和電路板空間。

AD9573提供16引腳、4.4 mm × 5.0 mm TSSOP封裝，可以采用3.3 V單電源供電。溫度范圍為?40°C至+85°C。

應用

• 線路卡、交換機和路由器
• CPU/PCIe 應用
• 低抖動、低相位噪聲時鐘產(chǎn)生

特性

• 完全集成的VCO/PLL內(nèi)核
  均方根抖動：0.54 ps（12 kHz至20 MHz）
  輸入晶振頻率：25 MHz
• 針對100 MHz、33.33 MHz提供預設分頻比
• LVDS/LVCMOS 輸出格式
• 集成環(huán)路濾波器
• 4.4 mm × 5.0 mm TSSOP封裝，節(jié)省空間
• 功耗：0.235 W
• 3.3 V 工作電壓

框圖

引腳配置描述

典型性能特征

操作理論
圖8展示了AD9573的框圖。該芯片具有一個鎖相環(huán)（PLL）內(nèi)核，經(jīng)過配置可生成PCI - Express所需的特定時鐘頻率，無需用戶進行任何編程。此PLL基于亞德諾半導體（Analog Devices）成熟的合成器技術，其卓越的相位噪聲性能值得關注。AD9573集成度很高，包含環(huán)路濾波器、電源噪聲抗擾度調(diào)節(jié)器、所有必要的分頻器、輸出緩沖器以及一個晶體振蕩器。用戶只需提供25 MHz的外部晶體，即可實現(xiàn)完整的PCIe時鐘解決方案，無需處理器干預。

輸出

表11總結了可用的輸出。

表11. 輸出格式

圖9展示了LVDS輸出的簡化等效電路。100 MHz輸出被描述為LVDS，是因為它采用了LVDS驅(qū)動器拓撲結構。不過，其電平為HCSL兼容，因此與標準LVDS不同。輸出電流有所增加，以提供比標準LVDS更大的輸出擺幅。

圖9. LVDS輸出簡化等效電路

根據(jù)表12連接OE引腳，可將兩個輸出都置于高阻抗狀態(tài)。該引腳有一個50 kΩ的下拉電阻。

表12. 輸出使能引腳功能

鑒頻鑒相器（PFD）和電荷泵

PFD接收來自參考時鐘和反饋分頻器的輸入，產(chǎn)生一個與兩者之間相位和頻率差成比例的輸出。圖10展示了簡化示意圖。

圖10. PFD簡化示意圖及時序（鎖定狀態(tài)）

電源

AD9573的VDD需要3.3 V ± 10%的電源。規(guī)格部分的表格給出了AD9573在該電源電壓范圍內(nèi)的性能預期。相對于地，VDD或VDDA引腳上的絕對最大電壓范圍為(-0.3 V) - (+3.6 V)，此范圍絕不能被超出。

在PCB布局中應遵循良好的工程實踐。電源走線和PCB接地層的電源應在PCB上用足夠的電容(>10 μF)旁路。AD9573應使用足夠的電容(0.1 μF)在所有電源引腳處盡可能靠近引腳進行去耦。