為什么當前的FPGA設備看起來像原來的電話系統，非常像工作人員使用電線和插頭連接呼叫的交換機？Achronix認為現在是時候放棄Switch Blocks并采用新方法了。他們的目的是提高FPGA在機器學習應用中的適用性，這意味著它們具有更多類似ASIC的性能特征。然而，除了更新數據在芯片上的移動方式之外，還有很多其他改變。

Achronix已經確定了FPGA需要改進的三個方面，從而使它們成為實現機器學習應用程序的首選。當然，他們需要保持其標志性的靈活性和適應性。高效數據加速的三個架構要求是計算性能、數據移動和內存層次結構。Achronix退后一步，分別研究每個元素，以便重新創建在機器學習時代可以更好工作的FPGA。因此他們研究出來了新Speedster 7t。他們的目標是打破降低FPGA效率的歷史瓶頸。他們將其稱為FPGA +。

這些新芯片基于臺積電的7nm節點，并進行了多項重要創新。就像我們所有的電話呼叫都采用分組技術進行路由一樣，Achronix的Speedster 7t將使用二維陣列片上網絡（NoC），在計算元件、存儲器和接口之間移動數據。NoC由主從網絡接入點（NAP）網格組成。每行或列的運行速度為256b @ 2.0Gbps，組合為512 Gbps。這使設備級帶寬在20Tbps的范圍內。

NoC支持特定的連接模式（AXI）、以太網數據包、無包數據流和FPGA內部連接的NAP to NAP。這樣做的一個好處是，可以使用NoC將數據從PCIe預加載到內存中，不需要處理內核的干預。另一個優點是，網絡結構消除了放置連接邏輯單元時的壓力，這是造成堵塞和層次規劃問題的主要原因。

NoC還允許Achronix Speedster 7t支持400G操作。Speedster 7t無需在724 MHz運行1000位總線，它可以支持4條并行256位總線，運行頻率為506MHz，可以減輕吞吐量的壓力。當需要進行深度標頭檢測時，這一點尤其有用。

對于外設接口，Achronix使用的方法是提供一個高度可擴展的SerDes，運行頻率可以從1到112Gbps，以支持PCIe和以太網，每臺設備上最多可以包含72個。對于以太網，它們可以運行4x 100Gbps或8x 50Gbps。還支持低速率的以太網連接以實現后向兼容。它們支持PCIe Gen5，每個端口高達512 Gbps，每個設備有兩個端口。

當我們查看計算體系結構時，就會發現它們體系結構的真正優勢。他們沒有單獨的DSP LUT和內存塊，而是將它們組合成機器學習處理器（MLP）。這樣可以立即釋放FPGA路由上的帶寬。這三個元素在機器學習應用程序中經常一起使用，因此將它們組合在一起對于它們的體系結構來說是一個很大的優勢。

AI和ML算法都對數學精度有很高的要求。有時使用較大的浮點數精度，有時也會使用低精度整數，谷歌甚至有自己的Bfloat精度。為了適應這種多樣性，Achronix開發了可分離的浮點數和整數MAC。對多種數字格式的支持提供了對MAC資源的高利用率。MLP還包括72Kbit RAM塊、內存和操作數級聯功能。

對于AI和ML應用程序，本地內存很重要，對系統RAM來說也是如此。Achronix決定在他們的Speedster 7t系列上使用GDDR6。可以實現更低的成本、更靈活的系統設計和極高的帶寬。當然，DDR4也可以用于要求較低的存儲需求。GDDR6的使用允許每個設計調整它們的內存需求，而不是依賴于與可編程設備配置在同一包中的內存。Speedster 7t支持多達8個設備，吞吐量為4 Tbps。

回過頭來看，FPGA的這種演變就像老式的有線臺式電話演變成高度連接和集成的通信設備一樣。關鍵在于，這種創新水平將使最終產品能力出現不可預見的進步。根據Achronix Speedster 7t公告，他們的設計工具已經準備就緒。

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