對于高速應用的ADC來說，一個重要的技術指標就是DAC的建立時間。在“down”轉換過程中，傳統電容陣列中需要有兩個電容進行切換，而控制電容轉換的開關在轉換過程中的任何不匹配，無論是隨機的還是確定的，都可以引起電容陣列向錯誤的方向進行轉換，甚至引起前置放大器的過載。而分割電容陣列在每一位的比較過程中，只有一個電容變化時，對開關信號的歪斜有很好的抵制作用。圖5是通過仿真對兩個電容陣列的建立時間進行了對比。從仿真結果可以看出，當分割電容陣列和傳統陣列開關時間的寬度相同時，分割電容陣列的建立時間比傳統陣列的建立時間快了8％左右，而且電容值越大，建立時間縮小的越明顯。

　　1.3 比較器電路架構

　　文中采用的比較器結構簡化如圖6所示，它是由三級預放大和鎖存器組成，其中一、二級預放大器結構相同。比較器的失調電壓是影響比較器比較精度的一個重要參數，進而影響整個ADC的精度，而失調電壓是經過放大器放大之后再存儲在電容上的，所以放大級的增益不能太大。過大的增益會使輸出飽和，這樣存儲在電容上的電壓就不能反映真實的失調電壓的值，所以三級預放大器每一極均有較小的增益，這樣做還可以獲得較大的帶寬，提高比較器整體的響應速度。但是比較器的增益過低，則會影響其精度，而鎖存器的使用則是為了提高比較器的增益，同時又降低其功耗，進而提高比較器的有效精度。

　　2 版圖設計與系統仿真

　　本設計基于Cadence Virtuoso版圖編輯工具對SAR ADC進行布局布線和版圖繪制。電容陣列采用MIM（metal-insulator-metal）電容，提高了工藝兼容性，減小了成本。在版圖布局方面，電容陣列采用對稱的布局方式進行布局，有效地減小了電容匹配誤差。由于本文的逐次逼近寄存器及控制電路是采用verilog編碼，并通過Encounter工具生成的數字電路，因此本文將數字電路和模擬電路分開布局，并用電地環進行隔離，以防止相互干擾。電路版圖如圖7所示，芯片版圖面積約為800μmx340μm。最后利用Assura軟件從版圖生成了帶寄生參數的網表，并進行了后仿真，以驗證電容不匹配及寄生參數等對電路的精度、速度的影響。在采樣速度為1-MS／s，信號頻率為50 kHz的情況下，后仿真的3種工藝角結果如表1所示。從表1中可以看出，ADC的有效位數為9．3 bit左右，基本達到預期目標，可以正常工作。

　　3 結論

　　文中設計了一種單端10-bit SAR ADC IP核，分析了整個系統的主框架和數模轉換電路（DAC）以及比較器。采用XFAB 0.35μm CMOS工藝，利用Cadence Spectre軟件，對系統進行了仿真。仿真結果表明在電源電壓3．3 V，輸入電壓范圍0～1．5 V，采樣速率為1 MHz，輸入信號頻率50 kHz的情況下，測得有效位數ENOB為9．37 bit，SNR為58．69 dB，SFDR為72．86 dB，THD為67．51 dB，SNDR為58．16 dB，功耗僅為4 mW。滿足設計需求，可以應用于單端輸入信號電路中。