引言

SPI（串行外圍接口）總線，是一個同步串行接口的數據總線，它具有全雙工、信號線少、協議簡單、傳輸速度快等優點。由于串行總線的信號線比并行總線更少、更簡單，越來越多的系統放棄使用并行總線而采用串行總線。在眾多串行總線中，SPI 總線與I2C 總線、CAN 總線、USB 等其他常用總線相比有很大優勢，如SPI 總線的數據傳輸速度可達若干Mbps， 比I2C 總線快很多。SPI 總線最典型的應用就是主機與外圍設備（如EEPROM、Flash RAM、A/D 轉換器、LED 顯示器、實時時鐘等）之間的通信。

FPGA（現場可編程門陣列）是在PAL、GAL、PLD 等可編程器件的基礎上進一步發展的產物，具有設計周期短、可重復編程、靈活性強等特點。用FPGA 設計的SPI 總線具有可擴展性強、便于修改等優點。只要對設計做簡單的改動，即可對SPI 總線的數據位數、工作模式等進行擴展，充分發揮了FPGA 的優勢。

1 SPI 總線的結構和工作原理

SPI 總線區分主機（Master）和從機（Slave）兩部分，它的結構框圖如圖1 所示。

圖1 SPI 總線結構框圖

主機和從機之間通過4 根信號線連接，分別是SCK、MOSI、MISO、CS，它們的定義如下。

SCK：同步時鐘信號，用來同步主機和從機的數據傳輸，由主機控制輸出，從機在SCK 的邊沿接收和發送數據；MOSI：主機輸出、從機輸入信號，主機在上升沿（或下降沿）通過該信號線發送數據給從機，從機在下降沿（或上升沿）通過該信號線接收該數據；MISO：主機輸入、從機輸出信號，從機在上升沿（或下降沿）通過該信號線發送數據給主機，主機在下降沿（或上升沿）通過該信號線接收該數據；CS：從機片選信號，由主機控制輸出。

其工作原理是： 當沒有數據需要在主機和從機之間傳輸時，主機控制SCK 輸出空閑電平，CS 輸出無效電平，SPI 總線處于空閑狀態；當有數據需要傳輸時，主機控制CS 輸出有效電平，SCK輸出時鐘信號，SPI 總線處于工作狀態；在某個時鐘邊沿，主機和從機同時發送數據，將數據分別傳輸到MOSI 和MISO 上；在下一個時鐘邊沿，主機和從機同時接收數據，分別將MISO 和MOSI上的數據接收并存儲；當數據全部傳輸完畢時，主機控制SCK 輸出空閑電平，CS 輸出無效電平，SPI 總線重新回到空閑狀態。至此，一個完整的SPI 總線數據傳輸過程完成。

SPI 總線有兩個控制位：CPOL 和CPHA.將SCK 的空閑電平用IDLE 表示，非空閑電平用ACTIVE 表示。CPOL 用來選擇IDLE 的電平值。當CPOL=0 時，IDLE=0;當CPOL=1 時，IDLE=1.

CPHA 用來選擇接收數據的時刻。當CPHA=0 時， 接收時刻是IDLE-ACTIVE 邊沿；當CPHA=1 時，接收時刻是ACTIVE-IDLE邊沿。根據CPOL 和CPHA 的取值情況，SPI 總線共有4 種不同的工作模式。圖2 給出了SPI 總線在不同工作模式下的工作時序。

圖2 SPI 總線的工作時序

當CPHA=0 時，MOSI 和MISO 的時序有所不同，主要是第一個數據位MSB 的發送時刻不同。MOSI 的MSB 在SCK 的第一個IDLE-ACTIVE 邊沿的前半個周期由主機發送到MOSI 上；而MISO 的MSB 則在CS 信號的下降沿由從機發送到MISO 上。當CPHA=1 時，MOSI 和MISO 的時序完全相同。

2 SPI 主機模塊的設計

本文設計的SPI 主機模塊主要完成以下工作：

（1） 將主機收到的8 位并行數據轉換為串行數據，并發送給從機；（2） 接收來自從機的串行數據，將其轉換為并行數據，通過并行端口輸出；（3） 輸出從機所需要的輸入信號、時鐘信號SCK 和片選信號CS。

在數據串并轉換的過程中， 必須用到寄存器來存放臨時數據。一般情況下，發送數據需要1 個發送寄存器，接收數據需要1個接收寄存器，則至少需要2 個寄存器。在SPI 總線中，每發送1個數據位則發送寄存器多出1 個空閑位， 正好可以在半個周期后用來接收1 個數據位。為了減少資源消耗，可以用1 個移位寄存器來代替2 個獨立的接收寄存器和發送寄存器。圖3 所示為SPI 總線的硬件結構框圖，其中Master 和Slave 各使用1 個移位寄存器接收和發送數據。

圖3 SPI 總線的硬件結構

為了實現對模塊的控制，除了clk、cs、sck、miso、mosi 這些信號之外，還需要一些其他信號。其中，rst 是復位信號，用于SPI 模塊的初始化。en 是模塊的使能信號，當en=1 時模塊開始工作。

data_i 是待發送數據的8 位并行輸入端。data_o 是用于接收和發送數據的移位寄存器， 也是數據傳輸完成時已接收數據的8位并行輸出端，圖4 是所設計的SPI 主機模塊的框圖。

圖4 SPI 模塊框圖

下面是用Verilog HDL 設計的SPI 主機模塊（CPOL =0，CPHA=1）的主要程序，程序中省去了變量的聲明，并在注釋中對這些變量作了說明。

3 設計的仿真、綜合與實現

通過編寫測試平臺，并使用Mentor Graphics 公司的仿真工具ModelSim SE PLUS 6.1f 對該SPI 模塊進行仿真，得到的仿真波形如圖5 所示。

圖5 SPI 模塊的仿真波形

從圖中可以看出，sck 的空閑電平IDLE=0，接收數據時刻是下降沿即ACTIVE-IDLE 邊沿， 故該SPI 模塊的工作模式是CPOL=0，CPHA=1，與設計一致。當en=0 時，cs=1，SPI 總線處于空閑狀態。當en=1 時，在下降沿cs=0，sck 輸出時鐘信號，總線數據傳輸開始。同時，data_o=data_i， 移位寄存器存入待發送數據11010111.在第1 個周期上升沿，主機通過mosi 發送data_o 最高位1 至從機。在第1 個周期下降沿，data_o 左移一位，多出一個空閑位data_o［0］，主機通過miso 接收從機發送的數據最高位1，并將其存入data_o［0］，data_o=10101111.依此類推，后面7 個周期的數據傳輸過程與第1 個周期類似。8 位數據全部傳輸完成之后，cs=1，一個完整的SPI 總線傳輸過程結束。可以發現，data_o中的數據被一個一個從主機發送到從機，同時data_o 也被用來存儲從機發送的數據。8 個周期完成之后，data_o 中存儲的數據正是從機發送的數據10101101.綜合以上分析，該SPI 模塊的功能是正確的。

通過實驗，在Xilinx ISE 9.1i 中完成了對該模塊的綜合與實現，并下載到Digilent 公司的FPGA 開發板Spartan-3E Starter 上進行驗證，實驗結果正確。綜合工具使用ISE 自帶的XST，下載工具使用ISE 自帶的iMPACT.

4 結語

本文用Verilog 硬件描述語言設計了一個符合SPI 總線規范的SPI 主機模塊，使用仿真工具ModelSim 對其進行仿真并給出了仿真波形。在Xilinx ISE 中對該模塊進行綜合與實現，并在FPGA 上完成了下載與驗證。該SPI 主機模塊的功能正確，工作穩定，可擴展性強。由于SPI 總線應用范圍很廣，利用FPGA 可重復配置的優點，該模塊可以很方便地應用于各種場合。本文作者創新點：根據SPI 總線規范，用Verilog HDL 設計并實現了一個帶有移位寄存器的SPI 總線模塊，具有簡潔高效、便于修改、可擴展性強等特點。