根據PCIe的協議，當設備啟動后，PCIe設備必須滿足啟動時間的要求，即上電后100ms內，完成PCIe設備的初始化。如果不能滿足PCIe設備啟動時間的要求，則lspci可能無法檢測到基于FPGA的PCIe設備，需要reboot服務器。眾所周知，FPGA芯片規模越來越大，那么如何做才能滿足PCIe設備的啟動時間的要求呢？

7系列FPGA常見的配置模式如下圖所示：

SelectMAP和Master/SlaveSerial是Xilinx早期的FPGA兩類配置模式，SPI配置模式為SPI接口允許FPGA把標準的工業SPI Flash作為配置數據存儲介質串行讀取，同理BPI配置模式指FPGA可以從一個工業標準的并行NOR Flash讀取配置數據。顯然，對于單FPGA芯片的設計，BPI配置模式為最快速的配置FPGA的方法。在BPI配置模式下，配置時鐘可以選擇內部CCLK或者外部EMCCLK。下面的公式為計算FPGA配置時間的公式，從公式中可以看出，對于同型號的FPGA，bitstream size越小（7系列bitstream size 大小見附錄1），配置時鐘的頻率越高，數據線位寬越大，則配置時間越短。

如果使用CCLK，配置速率最大為66Mhz，所以在高速配置FPGA的需求下，需要外部EMCCLK來滿足配置時間的要求。EMCCLK最大頻率計算方法見下面的公式，并且不能超過DS181, DS182, 和 DS183文檔中定義的最大值。在7系列中，常見的EMCCLK時鐘頻率為100Mhz。比如對于K7325T，通過查閱bitstream size的大小為91,548,896 bits（87.3Mb），EMCCLK時鐘頻率為100Mhz，數據位寬為16，則配置時間為57ms，可以滿足PCIe設備啟動時間的要求。

在確定了采用BPI模式配置及外部配置時鐘EMCCLK后，FPGA設計應該如何做呢。首先必須把EMCCLK引入到FPGA中，所以在邏輯頂層，要有EMCCLK的定義，如下所示：

Input emcclk；

在生成bitstream的時候，需要對EMCCLK做管腳約束，如下所示：

set_property IOSTANDARD LVCMOS18[get_ports emcclk]

set_property PACKAGE_PIN R24[get_ports emcclk]

還需要在xdc中添加如下約束，也可以在圖形界面中完成，添加在xdc里可以減少圖形界面的交互，提高設計效率。

set_propertyBITSTREAM.CONFIG.EXTMASTERCCLK_EN DIV-1 [current_design]

set_propertyBITSTREAM.CONFIG.BPI_SYNC_MODE TYPE2 [current_design]

如果通過上述公式的計算，發現仍然不能滿足100ms的要求，還可以嘗試如下方法解決配置FPGA的問題。第一種比較簡單，生成bitstream的時候，可以選擇壓縮bitsteam的大小，這個設置可以通過圖形界面完成，也可以通過在xdc里添加Compress參數實現。第二種方法比較麻煩，可以使用Tandem Configuration，具體請參考xapp1179。通過公式的計算，以及上述幾種方法的選擇，最終可以使設計滿足PCIe設備啟動時間的要求。

附錄：7系列FPGAbitstream size