FPGA設計中為何應慎用鎖存器

前言

??在FPGA的設計中，避免使用鎖存器是幾乎所有FPGA工程師的共識，Xilinx和Altera也在手冊中提示大家要慎用鎖存器，除非你明確知道你確實需要一個latch來解決問題。而且目前網上大多數文章都對鎖存器有個誤解，我們后面會詳細說明。

??這篇文章，我們包含如下內容：

鎖存器、觸發器和寄存器的原理和區別，為什么鎖存器不好？
什么樣的代碼會產生鎖存器？
為什么鎖存器依然存在于FPGA中？

鎖存器、觸發器和寄存器的原理和區別，為什么鎖存器不好？

??鎖存器、觸發器和寄存器它們的英文分別為：Latch、Flip-Flop、Register。我們對這三個單詞的翻譯真的是非常直觀，從名字就能大概猜出它們的含義。

鎖存器

什么是鎖存器？

??鎖存器就是用來存儲狀態信息，就是將這個狀態一直保持。鎖存器對脈沖的電平敏感，也就是電平觸發，在有效的電平下，鎖存器處于使能狀態，輸出隨著輸入發生變化，此時它不鎖存信號，就像一個緩沖器一樣；在鎖存器沒有使能時，則數據被鎖住，輸入信號不起作用，此時輸出一直為鎖存的狀態信息。我們常見的鎖存器有SR鎖存器、D鎖存器、JK鎖存器等。

鎖存器的工作過程

??我們以最簡單的D鎖存器為例來說明鎖存器的工作過程，D鎖存器有3個接口，也可以認為是4個，因為輸出的兩個Q和overline{Q}Q只是單純的反向關系。

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??其中D為輸入信號，當E為高時，輸出Q即為輸入的D；當E為低時，Q保持E為高時的最后一次狀態，也就是鎖存過程。

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為什么鎖存器不好？

??從上面的圖中可以看出，鎖存器對毛刺不敏感，很容易在信號上產生毛刺；而且也沒有時鐘信號，不容易進行靜態時序分析。正是因為這兩個原因，我們在FPGA設計時，盡量不用鎖存器。

??當然，目前網上還有一種說法是FPGA中只有LUT和FF的資源，沒有現成的Latch，所以如果要用Latch，需要更多的資源來搭出來。但這一觀點，是錯誤的，我們后面會有專門的講解。

觸發器

什么是觸發器

??觸發器（Flip-Flop，簡寫為 FF），也叫雙穩態門，又稱雙穩態觸發器。在中國臺灣及中國香港譯作“正反器”，是一種具有兩種穩態的用于儲存的組件，可記錄二進制數字信號“1”和“0”。

??FPGA工程師，對觸發器再熟悉不過了，D觸發器應該是我們平時寫程序中用到最多的element。除了D觸發器，常見的觸發器還有T觸發器、SR觸發器、JK觸發器等。觸發器對脈沖邊沿敏感，其狀態只在時鐘脈沖的上升沿或下降沿的瞬間改變。

觸發器的工作過程

??我們以D觸發器為例來說明觸發器的工作過程，D觸發器接口如下：

image

??觸發器只在時鐘邊沿時起作用，所以哪怕輸入的信號中有毛刺，輸出還是比較干凈的。

image

??還有一點需要了解的是，FPGA中最小的單元是門電路，門電路又組成了鎖存器，鎖存器組成了寄存器。

寄存器

??用來存放數據的一些小型存儲區域，用來暫時存放參與運算的數據和運算結果，它被廣泛的用于各類數字系統和計算機中。其實寄存器就是一種常用的時序邏輯電路，但這種時序邏輯電路只包含存儲電路。寄存器的存儲電路是由鎖存器或觸發器構成的，因為一個鎖存器或觸發器能存儲1位二進制數，所以由N個鎖存器或觸發器可以構成N位寄存器。工程中的寄存器一般按計算機中字節的位數設計，所以一般有8位寄存器、16位寄存器等。

什么樣的代碼會產生鎖存器？

在組合邏輯中，如果條件描述不全就會容易產生Latch：

if語句中缺少了else語句
case語句中沒有給出全部的情況。

也就是下面的情況：

always?@?*
begin
????if(en==1)
????????q?<=?d;
end

input?[1:0]d;
always?@?(d)
begin
????case(d)
????0:???????q0?<=?1'b1;
????1:???????q2?<=?1'b1;
????2:???????q2?<=?1'b1;
????3:???????q3?<=?1'b1;
????default:?q4?<=?1'b1;
end

??這個前提是組合電路中，在時序電路的if語句中，及時沒有else，也不會綜合出Latch的。

??上面這兩種寫法容易出現在什么地方呢？最常見的就是狀態機，我見過不少的FPGA工程師在寫狀態機時，case語句中沒有給出變量的全部情況。

為什么鎖存器依然存在于FPGA中？

??我們在前面說過網上有一種說法是：FPGA中只有LUT和FF的資源，沒有現成的Latch，所以如果要用Latch，需要更多的資源來搭出來。這種說法是錯誤的，因為在Xilinx的FPGA中，6 系列之前的器件中都有Latch；6系列和7系列的FPGA中，一個Slice中有50%的storage element可以被配置為Latch或者Flip-Flop，另外一半只能被配置為Flip-Flop。比如7系列FPGA中，一個Slice中有8個Flip-Flop，如果被配置成了Latch，該Slice的另外4個Flip-Flop就不能用了。這樣確實造成了資源的浪費。

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在UltraScale的FPGA中，所有的storage element都可以被配置成Flip-Flop和Latch。

image

我們以下面的代碼來說明Flip-Flop和Latch在Ultrascale的FPGA中Implementation后的結果。

Flip-Flop代碼：

module?FF_top(
?input??????????????clk,
?input?[3:0]????????data_i,
?input??????????????data_ie,??//enable
?output?reg?[3:0]???o_latch
????);

always?@?(?posedge?clk?)
begin
????if(data_ie)
????????o_latch?<=?data_i;
end??

endmodule

Latch代碼：

module?latch_top(
?input?[7:0]????????data_i,
?input??????????????data_ie,??//enable
?output?reg?[7:0]???o_latch
????);

always?@?*?
begin
????if(data_ie)
????????o_latch[3:0]?<=?data_i[3:0];
end??


endmodule

Flip-Flop實現后的Schematic和Device如下：