即使所有的注意力都集中在移動設(shè)備應(yīng)用程序上，從拼車和 Instagram 到音樂流媒體，半導(dǎo)體行業(yè)仍然為那些想要有所作為的熱情工程師占據(jù)主導(dǎo)地位——即使該應(yīng)用程序與消費(fèi)者體驗(yàn)相去甚遠(yuǎn)。一個這樣的例子涉及一些精明的工程師，他們認(rèn)識到數(shù)據(jù)分析可以解決一些更棘手的 FPGA 設(shè)計(jì)挑戰(zhàn)。

　　圍繞 FPGA 日益增長的使用的一些趨勢引起了他們的注意。一方面，工程團(tuán)隊(duì)對 FPGA 重新產(chǎn)生了興趣，英特爾收購 Altera 就凸顯了這一點(diǎn)。雖然越來越多的軟件開發(fā)人員意識到 FPGA 是實(shí)現(xiàn)其算法的理想選擇，但他們發(fā)現(xiàn)設(shè)計(jì)起來并不容易。數(shù)據(jù)中心內(nèi) FPGA、GPU 和定制加速器之間的持續(xù)角力進(jìn)一步說明了 FPGA 在高性能異構(gòu)計(jì)算平臺中的重要性。

　　這些問題與復(fù)雜 IC 設(shè)計(jì)的時序和性能有關(guān)。隨著 FPGA 和設(shè)計(jì)流程變得越來越復(fù)雜，關(guān)鍵時序和性能問題的數(shù)量和難度呈指數(shù)級增長。

　　由于工程團(tuán)隊(duì)難以實(shí)現(xiàn)其設(shè)計(jì)的時序目標(biāo)，無法實(shí)現(xiàn)時序收斂可能會延遲產(chǎn)品的上市時間。額外的要求往往是遲來的，需要更多的邏輯，增加可能對時序產(chǎn)生負(fù)面影響的邏輯密度。在最壞的情況下，必須使用更大的設(shè)備或更快的速度等級來實(shí)現(xiàn)關(guān)閉，從而影響產(chǎn)品的盈利能力，尤其是在大批量生產(chǎn)時。

　　也許更有趣的是越來越多地使用 FPGA 將硬件設(shè)計(jì)推向云端，因?yàn)榘雽?dǎo)體公司沒有可用的硬件資源來管理新的 FPGA 設(shè)計(jì)。一個例子是 Intel 的 Quartus Prime 或 Xilinx 的 Vivado 內(nèi)存規(guī)格，它們使臺式計(jì)算機(jī)或工作站上的編譯時間變得不可能。相反，工程經(jīng)理正在轉(zhuǎn)向云計(jì)算服務(wù)以獲得更快的結(jié)果并減少資本支出。

　　最后的趨勢是支持 FPGA 和 ASIC 設(shè)計(jì)的人工智能和機(jī)器學(xué)習(xí)應(yīng)用范圍。顯而易見的結(jié)論是解決時序收斂。這種性能可以使數(shù)據(jù)中心以外的各種市場受益，例如高級駕駛輔助系統(tǒng) （ADAS） 和高頻交易 （HFT）。

　　Plunify 工程師設(shè)計(jì)了一種解決方案來解決性能和時序挑戰(zhàn)，使用機(jī)器學(xué)習(xí)技術(shù)來關(guān)閉時序并優(yōu)化 FPGA 設(shè)計(jì)，分析過去的編譯結(jié)果以預(yù)測最佳綜合/布局布線參數(shù)和布局位置。而且，當(dāng)然，該工具駐留在云中或用戶的服務(wù)器上。

　　像這樣的工具可以學(xué)習(xí)和推斷最適合設(shè)計(jì)的工具參數(shù)，例如綜合選項(xiàng)、布局布線選項(xiàng)和布局位置。他們使用統(tǒng)計(jì)建模和機(jī)器學(xué)習(xí)從數(shù)據(jù)中汲取見解，以提高結(jié)果的質(zhì)量。這些工具的學(xué)習(xí)能力確保工程團(tuán)隊(duì)使用它們的次數(shù)越多，學(xué)習(xí)數(shù)據(jù)庫就會變得越智能，從而加快設(shè)計(jì)收斂時間。

　　審核編輯：郭婷