對許多工程師來說，“時序要求”一詞在頭腦中喚起的是這樣一幅圖像：用文本 編輯器編寫或用約束條件編輯器輸入的復雜時序語言，隨后是在綜合和實施工具 間進行的數次反復。Xilinx于8月27日推出的ISE4.1i版本提高了可編程邏輯 設計系統生產力的度量標準。除了繼續改進工程師用來定義其時序要求的約束類 型和方法之外，ISE4.1i更加強調“速度”?！八俣取眮碜跃哂性鰪姇r序工具的快 速編譯引擎，可支持達到更高性能的時鐘。這是通過為設計人員提供一個更加與 用戶友好和智能的環境來做到的。ISE4.1i通過提供一組稱為“主動時序收斂”（“Proactive Timing Closure”）的新功能，重新定義了可編程邏輯設計系統的 新標準。

主動時序收斂

達到時序收斂是邏輯設計成功的重要標志。由于設計人員的大量時間都花費在試 圖達到時序要求方面，因此改進時序驅動的編譯、實施設計流程，和報告時序處 理結果的工具可極大地幫助邏輯設計人員變得更具生產力。

物理綜合

對可編程邏輯來說，物理綜合不斷成長，現已成為一項成熟的技術，可提供使用 目標器件時的物理布局信息和網絡表，然后再交給實施工具進行處理。

通過與Synplicity合作，Amplify物理優化器（Physical Optimizer）可以利用詳 盡的、可提供優化過程所需要的布線估計的物理設計知識。其精度允許工程師在 嘗試完成時序收斂時估計其綜合結果的適用性。通過采用這種“兩次反復”（Two Pass）方法，設計人員可容易地將時鐘性能提高45%以上。此外，Xilinx的目標是 達到“一次”完成時序收斂。到那時，綜合、布局和布線、分析以及重新綜合過 程將完全自動化。工具可從錯誤中進行學習，從而使時序收斂成為一個真正的“ 按一下按鈕即可完成”的系統（如圖2所示）。

新布局和布線技術

ISE4.1i 大大增強了其時序處理技術。新的布局和布線技術算法也采用了“智能 ”的多次嘗試方法，因此任何具有可行的時序要求的設計都可自動收斂。這樣， 工具根據時序要求對網絡進行優先次序排列并進行布線，對幾乎成功的設計布線 進行分析、注意異常情況，并計劃出處理這些困難的時序問題的新策略，同時保 持成功完成時序收斂的區域不動。ISE4.1i中布局和布線算法在一年內將編譯速度 提高為兩倍。ISE4.1i可達到每分鐘10萬系統門和每小時300萬系統門的編譯速度 。

HDL 分析

利用在高效率FPGA設計方面積累的多年經驗，Xilinx現在提供了可模擬設計問題 并做出可達到更高性能的修改建議的“設計向導”。 ISE4.1i可分析RTL源代碼及 實施工具生成的時序報告，指出設計人員不符合高速設計要求從而會影響設計的 最高時鐘速度（Fmax）的不良代碼和編程習慣。

交叉探測檢錯

對時序報告進行交叉探測檢錯是ISE4.1i版本的一項重大突破。用戶可從時序報告 中選擇有問題的地方，然后源代碼工具將會顯示出有問題的網絡。這一新的擴展 功能將問題定位從傳統的時序報告擴展到合作伙伴綜合工具以及模塊劃分工具（如圖3所示）；這進一步縮短了在不同工具和GUI間搜索同一網絡所花費的時間， 從而加快了設計調試時間。同時，時序分析器功能也增強了，設計人員可通過不 同的選項，包括網絡源、網絡終點和線路，尋找和發現問題區域，這也進一步提 高了開發系統的易用性。最重要的是，ISE4.1i增加了時序顧問功能（Timing Advisor） ，可為如何改進時序關鍵的網絡提供建議（如圖4所示）。

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最后，但也相當重要的是，數百萬系統門的FPGA設計正變得越來越普 遍。Xilinx意識到需要解決挑戰ASIC設計人員多年的設計驗證瓶頸。因此，ISE4 .1i 在業界第一個支持形式驗證工具，包括Synopsys公司的 FormalityTM和 Verplex的 Conformal LEC，以及市場上的領先靜態時 序分析器，Synopsys PrimetimeTM。通過推出這一系列“主動 時序收斂”功能，并支持多種驗證策略，和改善用戶界面，Xilinx FPGA設計人員 可在設計過程中快速設計、實施和檢驗高密度設計，極大地加快他們的產品上市時間。

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