采用FPGA器件實現通信軟硬件驗證與測試平臺的開發設計

1 引言

為了適應通信應用要求的多樣性，需要一種可以實現快速設計、快速驗證、快速移植的軟硬件驗證與測試平臺。該平臺可以提供通信系統最基本的硬件架構、軟件環境、靈活的接口以及系統可配置的設計功能，方便用戶根據應用要求在該平臺上設計和配置所需的通信系統，并測試該系統的功能和性能，進而直接在該平臺上實現設計到設備的轉化。

該平臺的實現有基于DSP和基于FPGA兩種解決方案。基于DSP的實現方式中，固定的數據總線寬度是當前主流DSP處理器的一個瓶頸，且只適合于軟件可重構設計，此外還面臨并行性等問題。相反，基于FPGA的實現方式既可以解決并行性和順序性的矛盾，又具有大容量、高速度、高靈活性和軟硬件重構的優勢，故基于FPGA的解決方案更具實用性。

2 平臺設計

本開發平臺采用基于FPGA的解決方案，利用Matlab、Modlesim以及Altera公司的綜合/配置/下載專用軟件等相關工具，在PC環境下構建出一個軟件開發平臺，用于算法驗證和性能仿真；利用基于FPGA的硬件平臺——如Altera的DSP 開發板——來完成設計的下載、驗證與測試；并通過定制的內嵌軟核CPU實現對系統內部各功能模塊和存儲器、I/O接口等資源模塊的配置和管理，從而達到按不同通信系統的要求和特點迅速完成設計、驗證和移植的目的，此外，還能靈活的修改、升級甚至重新配置。

2.1平臺的構建

設計涉及到具體的芯片信息，使得目前不同的FPGA芯片的設計流程有所不同，無法完全實現采用較為通用的軟件進行前端設計（包括系統設計、算法開發、功能仿真和綜合實現），采用芯片支持的專用軟件進行后端設計（包括時序仿真、布局布線和下載）。因此，采用Altera的FPGA后，平臺組成分為三部分：基于PC的設計和測試軟件部分，設計和測試的硬件開發板部分，觀測和其他輔助部分。

其中，基于PC的設計和測試軟件部分包括設計和測試的各種軟件，即：Matlab/Simulink、Modlesim、DspBuilder、SOPCBuilder、Quartus等；硬件開發板則可用Altera公司的NIOS、ARM、DSP各種開發系統，也可以根據需要自主開發添加各種軟硬件應用接口并對外圍器件進行調配后的FPGA開發板；觀測和其他輔助部分包括平臺內觀測的人機界面等軟硬件、平臺外觀測的示波器或邏輯分析儀以及噪聲發生器、信號發生器、接收機等。

2.2平臺的設計測試流程

平臺的設計測試流程實現框圖如下圖1所示：

采用FPGA器件實現通信軟硬件驗證與測試平臺的開發設計

圖1

平臺的設計流程側重于系統的算法驗證和控制實現，其中算法部分主要通過DSP Builder實現，為圖中用實線連接部分；控制部分由Nios II IDE和SOPC Builder完成，為圖中短線連接部分。

平臺的測試流程主要結合開發板實現設計指標的驗證，為圖中點線連接部分，有外部觀測和內部觀測兩種方法。其中，外部觀測通過外加示波器或邏輯分析儀完成；內部觀測可以通過平臺的人機操作界面完成，也可以通過配套軟件來實現，根據復雜度和測試內容的不同分為自動流程和手動流程。

自動流程包括如下四個步驟［1］：（1）Matlab/Simulink/DspBuilder建模。（2）平臺仿真。（3）DspBuilder完成VHDL轉換、綜合、適配、下載。（4）嵌入式邏輯分析儀——SignalTap完成實時測試。手動流程包括如下七個步驟：（1）Matlab/Simulink/DspBuilder建模。（2）平臺仿真。（3）DspBuilder完成VHDL轉換、綜合、適配。（4）Modlesim對TestBench功能仿真。（5）Quartus II完成適配、時序仿真。（6）芯片引腳鎖定、配置下載、編程。（7）嵌入式邏輯分析儀——SignalTap完成實時測試。

3可配置設計

在可重構系統中，硬件的配置信息可以類似軟件程序一樣被動態調用或修改，進而達到電路的實時重構，這樣既保留了硬件的快速性，又兼具軟件的靈活性。因此，實時電路重構的實質就是利用可編程器件能多次重復配置資源和功能的特性，既可以在運行時根據需要動態改變系統的部分參數或部分電路結構，也可以通過重加載完成整個系統的軟硬件升級［2］。

整個系統的可配置內容和實現流程［3］如圖2所示：

圖2

如上圖所示，平臺的可配置設計主要體現在四個方面：參數的可重加載；模塊的可重選擇；系統的可重下載；硬件的可重定制。

參數的可重加載是針對類型相同，參數不同的信號與系統，其系統結構基本不變，只是系統中模塊的參數可以重新進行設置和調整。

模塊的可重選擇是對結構相似，類型不同的信號，只對系統中相應的部分進行重新加載或重新組合。

系統的可重下載是指：如果目前加載的系統用前面兩種調整方式依然不能滿足要求時，則可以根據需要重新設計下載，或者在需要進行系統升級時通過重新下載完成。

硬件的可重定制主要針對基于本平臺進行嵌入式系統的開發，這也是本方案與傳統方案的最大區別之處。它通過采用Altera公司的SOPC Builder解決方案來實現。即將處理器、存儲器、I/O口、總線等系統設計需要的功能模塊集成在一個FPGA芯片上，從而構建出一個硬件可定制的片上系統。

4基于平臺的設計實例

下面我們結合簡單全數字通用接收機設計實例來說明該平臺可配置的特點和設計測試流程。

全數字通用接收機［4］的基本結構為：解調+解碼+數據恢復+配置控制。其中輸入信號的格式可以是連續或離散方式、可以是固定或可變速率；解碼方式為RS或Turbo或Viterbi；解調方式是M-PSK系列或M-QAM系列。如下圖3所示：

圖3

系統配置舉例：實現連續模式下，數據速率1Mbit/s，DQPSK調制，RS編碼，2Mhz載波，8dB信噪比，1%頻偏，1%相偏，16倍采樣輸出信號的同步、解調和解碼。模塊的選擇和參數的配置方法流程如前，配置后的系統［5］［6］如下圖4所示：

圖4

具體算法實現：數據源采用連續或間斷的M序列模擬連續和突發信號，速率通過平臺時鐘控制；調制解調部分的數控振蕩器NCO、Fir濾波器和RS編解碼由IP core實現；軟件仿真階段，頻偏相偏通過調制端NCO的頻率和相位控制字實現，噪聲通過程序內加實現；硬件測試階段，頻差、相差、時鐘誤差、噪聲則在直接通過外接實際信號發生設備或噪聲源實現。

測試流程：仿真階段采用程序內加噪聲模擬并通過程序自行實時比較的方法，下載后測試則采用外加噪聲源后通過實時回讀數據并自動比較的方法。其中回讀數據采用自動流程，其原理是通過將設置為測試點的數據實時存儲到一定容量的片內RAM中，并利用下載線再讀回到軟件環境中進行顯示、比較或存儲。

測試結果：圖5是在輸入信號的X、Y分路信號和合路后加噪前后的信號，圖6是收端恢復出X、Y路濾波前后的信號，圖7是收發兩端X、Y分路和合路后在硬件平臺上的回讀信號，其中第1、3、5行是輸入的X、Y和分路前的數據，第2、4、6行是恢復后的X、Y和合路后的數據，包含了硬件實際的延時。系統采用16倍采樣，圖5圖6觀測1024個采樣點，圖7觀測1024個回讀采樣點。