一、引言

傳統的數據采集系統，通常采用單片機或DSP作為主要控制模塊，控制ADC、存儲器和其他外圍電路的工作。隨著數據采集對速度性能的要求越來越高，傳統采集系統的弊端就越來越明顯。單片機的時鐘頻率較低且需用軟件實現數據采集，這使得采集速度和效率降低，此外軟件運行時間在整個采樣時間中也占很大的比例。而FPGA（現場可編程門陣列）有單片機無法比擬的優勢。FPGA時鐘頻率高，內部延時小，全部控制邏輯由硬件完成，速度快、效率高。在此技術基礎上，為了滿足數據采集對速度的要求，本文就著重介紹了一種基于FPGA，采用VHDL硬件描述語言設計實現的高速數據采集系統。

二、系統的整體硬件設計

本數據系統以FPGA為中心、主要包括數據采集電路、通信接口電路、電源模塊等幾部分。其中中心控制邏輯主要負責產生各部分的控制信號，完成對整個系統的邏輯控制和對來自面板的工作模式控制信號的軟件消抖，并對所采數據進行編禎處理，電源模塊為該系統供電的同時，也為前端傳感器提供了+9V的供電電源

系統采用60MHz晶振輸入，模式控制信號來自面板上的控制開關，分別產生系統自檢、采集開始、及手動復位三個控制信號。系統的原理框圖如圖1所示：

面板上有三個控制開關，分別為“復位”開關RST， “系統自檢”開關S1和“采集開始”開關START。RST信號為外部的手動復位，當撥至高電平時，對系統所有的計數器清零；“系統自檢”開關閉合時采集系統內部1路預知信號完成系統自檢功能；“采集開始”開關有效時，系統開始對24路模擬信號進行采集，當“系統自檢”開關和“采集開始”同時有效時，對系統進行復位。

1． 數據采集部

該部分主要由一片高速AD芯片和一片Altera的FPGA構成。由于本系統設計采樣速度最大為50M，根據采樣定理，采樣頻率至少應該在100M以上，所以AD芯片采用的是MAXIM公司的MAX100。該芯片轉換精度8位，1.8v電源供電，低功耗，最高工作速度為250MSPS。經過測試可以很好的滿足系統測試要求。

通常在低速數據采集系統中常使用MCU作為CPU來控制。但在高速數據采集系統中，往往會受到MCU的影響，而且隨著速度的提高ADC，RAM，MCU之間的時序同步問題也會顯示出來。因此本系統使用了高速、多I/O口的FPGA芯片來控制ADC和RAM等，從而很好的解決了采樣速度過高和時序同步的問題。

FPGA（Field Programmable Gate Array）是從PAL，GAL發展而來的陣列型高密度PLO器件，具有高密度，高速度，低功耗等特點。特別適合實現復雜的組合邏輯。根據系統要求，本系統中使用的FPGA芯片型號為Altera公司的EPF10K10TC144-3。它的可用門數7000個，最大用戶I/O數134，計數器的工作頻率可達200MHz。在該系統中FPGA實現的功能邏輯主要有：

（1） 完成對來自面板的工作模式控制信號的軟件消抖。

（2） 接收采集模式開關發出的開始采樣信號START，實現對ADC的控制，開始AD轉換;

（3） 當FIFO存儲器半滿時，發出一個Half Flag信號，通知USB芯片可以讀數，FIFO存儲器為空時，發出一個Empty Flag信號，提示USB芯片停止讀數。

FPGA的功能邏輯使用VHDL語言來實現，這是一種硬件描述語言，主要用于描述數字系統的結構、行為、功能和接口。使用VHDL語言設計硬件電路時，可以使設計者免除編寫邏輯表達式或真值表的工作。這樣使硬件電路設計的難度有了大幅度的降低，從而可以提高工作效率，縮短硬件電路的設計周期。使用VHDL語言實現的采集系統FPGA內部原理圖如圖2所示。

圖中共有兩個模塊，xd模塊主要完成對輸入信號的消抖，能使系統工作更穩定。Sample模塊是本系統的核心部分，它主要負責各部分的邏輯控制及AD采樣數據的編禎處理。

2． 通信接口部分

通用串行總線USB是一種新型的通信標準，它具有使用靈活，連接方便，通信速度快，能獨立供電等特點。目前，越來越多的計算機外圍設備開始采用USB的通信接口。由于本系統采集速度高數據量大，因此，也采用了USB通信接口。

目前生產USB芯片的廠商很多，主要的產品有CYPRESS公司的EZ-USB，PHIPILIPS公司的PDUSBD12，National Semiconductor公司r的USB9604等。本設計采用的是CYPRESS公司的帶8051內核單片機的EZ-USB系列參CY7C68013。該芯片采用改進的8051內核，與標準的8051指令完全兼容，除此之外內部還集成了存儲器、智能USB接口引擎、USB收發模塊、串行口等。

在USB下芯片CY7C68013和EPF10K10TC144-3FPGA之間采用了FIFO（First in First out SRAM）芯片作為數據交換的緩沖連接，這樣可以使USB接口芯片和FPGA之間的最大數據交換速度超過USB總線的速度，使之不會成為數據傳輸的瓶頸，從而使FPGA和主機之間的數據傳輸速度只受USB協議限制。

由于CY7C68013芯片內嵌8位8051處理器，因此使用兩片FIFO芯片實現FPGA和USB接口之間的雙向通信。FIFO芯片選用具有16K×9bits內存的IDT7206，從FPGA傳輸的數據首先保存在FIFO中，然后再由CY7C68013帶走，這樣使數據的傳輸不會出現堵塞的情況。對與IDT7206只具有雙端數據總線和狀態信號，沒有地址總線，所以FPGA采用I/O譯碼的方式直接訪問FIFO。FIFO的狀態信號有空、半滿和滿，它們都是低電平有效，通過這三個信號就可以靈活的控制FIFO的讀寫。

CYPRESS公司為EZ-USB系列的芯片提供了固件程序和驅動程序模塊和例程。固件程序與驅動程序可以獨立的被調試，且調試方便，相對于其它USB芯片，可以提高開發速度。

三、 FPGA主要模塊的邏輯實現

FPGA系統的硬件設計模塊主要有消抖模塊、采集模塊兩部分。采集模塊又包括邏輯控制模塊、時鐘邏輯運算模塊、時鐘生成模塊等。下面主要就消抖和FIFO控制部分進行描述和實現。

1．消抖模塊設計

為了系統各工作狀態更穩定，當FPGA接受到一個工作狀態信號時，啟動一個計數器，若計數器能計到設置的最大值則認為該工作狀態信號有效，否則認為無效。消抖的FPGA具體實現方法如下所示

process（reset，fosc）

VARIABLE count ： INTEGER range 0 to 50;

begin

if reset = ‘0’ then

count ：= 0;

outcheck 《= ‘0’;

elsif fosc‘event and fosc=’1‘ then

if incheck=’0‘ then

if count 《 50 then

count ：= count + 1;

outcheck 《= ’0‘;

else

count ：= count;

outcheck 《= ’1‘;

end if;

else

count ：= 0;

outcheck 《= ’0‘;

end if;

end if;

end process;

仿真結果如圖3所示：

由圖3可以看出通過此方法可以消除因工作狀態信號時抖動而引起的誤操作，保證了系統工作的穩定性

2．FIFO控制模塊設計

系統首先把采集到的數據緩存到FIFO里面，當存儲達到用戶設定的余度時，便送出一個請求信號，通知USB芯片讀取數據。FIFO余度值的大小由用戶自己設定，但此值原則上不能過于接近FIFO的深度。因為在USB芯片響應這一請求信號，進行讀數處理的過程中，FPGA仍在進行數據的采集和存儲。如果余度值過于接近FIFO深度，FIFO容易產生溢出的錯誤。因此本系統中以FIFO芯片IDT7206的半滿作為設定的余度，當IDT7206存儲數據達到其容量的一半時，FPGA就會送出一個請求USB讀取數據的信號。FIFO控制模塊的信號有：異步清零aclr；讀寫數據q/data；讀寫使能rden/wren；空/半滿標志ef/hf。數據data在寫使能有效的情況下按照寫時鐘往FIFO里面存儲，在讀使能時，數據按照讀時鐘的速度從q數據總線上輸出。其實現和仿真如圖4所示：

由圖4可以看出，讀使能rden在半滿信號下降沿到來后才有效，即數據才開始被USB芯片從FIFO中讀出，在空信號下降沿到來后讀使能rden信號無效，數據停止讀取。而整個過程FPGA都在進行數據的采集。

四、結 論

本文完成高速、多通道的數據采集系統的FPGA設計，該系統具有電路簡單、體積小等優點。利用EDA工具和語言對FPGA進行設計、仿真和驗證，這便于設計的修改和優化，大大縮短了產品的開發設計周期。由FPGA具有在線編程的特點可以依據現場的具體情況，對FPGA的內部邏輯配置進行修改，進一步增加了系統應用的靈活性，經測試該設計達到了滿意的效果，是一種比較理想的多通道、高速數據采集方案。

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