一、 引言

在高速數(shù)據(jù)采集系統(tǒng)中，信號源作為一種校驗設(shè)備，需要及時、有效地向采集設(shè)備提供高頻信號，用于檢驗數(shù)據(jù)采集器的工作情況；同時信號源還應(yīng)該能夠提供一些必要的控制信號，用于對數(shù)據(jù)采集系統(tǒng)的控制。從這個意義上來說，信號源本身的工作應(yīng)該更穩(wěn)定、可靠；另一方面，小型化、通用化信號源的設(shè)計和實現(xiàn)是信號采集系統(tǒng)的必然要求。因此，必須采用先進的設(shè)計方法和大規(guī)模可編程邏輯器件加以實現(xiàn)才能適應(yīng)這種發(fā)展趨勢，CPLD/FPGA等大規(guī)模可編程邏輯器件的發(fā)展和EDA技術(shù)的成熟為此奠定了良好的軟硬件基礎(chǔ)。

由于脈沖信號中既包含了豐富的高頻信號，又含有低頻的成分，所以脈沖信號源可以用來檢測采集設(shè)備在高頻及低頻下的工作狀態(tài)。本文就著重介紹了一種基于FPGA，采用VHDL硬件描述語言設(shè)計實現(xiàn)的高速脈沖信號源，充分體現(xiàn)了ASIC芯片在現(xiàn)代數(shù)字電路設(shè)計中的優(yōu)越性。

二、信號源的方案設(shè)計

1. 功能介紹

該高速脈沖信號源電路主要是用于某型號數(shù)據(jù)采集系統(tǒng)的自檢與測試，它能夠模擬產(chǎn)生6路嚴格同步的高速脈沖信號和3路控制信號，并為后續(xù)采集系統(tǒng)提供60MHz的時鐘信號及備用電源。

2. 信號源原理框圖

該系統(tǒng)由中心控制邏輯、電源模塊、高速脈沖信號驅(qū)動模塊及輸出接口等部分組成。其中，中心控制邏輯負責(zé)控制信號以及高速脈沖的產(chǎn)生，從FPGA生成的高速脈沖經(jīng)過信號驅(qū)動模塊進行處理后輸出；電源模塊為信號源供電的同時，也為后續(xù)的采集系統(tǒng)提供備用電源。信號源的原理框圖如圖1所示。

高速脈沖信號源輸入信號有60MHz晶振，以及來自面板上的控制信號，輸出信號為3路控制信號，1路時鐘信號，6路高速脈沖信號以及為后續(xù)高速數(shù)據(jù)采集系統(tǒng)提供的+28V直流電源。

面板上有三個控制開關(guān)，分別為復(fù)位開關(guān)RST， 模式選擇開關(guān)MODE1和MODE2。RST信號為外部的手動復(fù)位，當(dāng)撥至低電平時，對系統(tǒng)所有的計數(shù)器清零；而兩路模式選擇信號則負責(zé)輸出的高速序列信號頻率的切換，當(dāng)MODE1為高且MODE2為低時，系統(tǒng)輸出頻率為1M的高速序列，當(dāng)MODE1為低且MODE2高時，輸出頻率為10M的高速序列，當(dāng)MODE1和MODE2同為高或同為低時，對系統(tǒng)進行復(fù)位。

三：FPGA內(nèi)部邏輯的實現(xiàn)

VHDL語言是一種硬件描述語言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式、描述風(fēng)格和句法與一般的計算機高級語言十分相似。使用VHDL語言設(shè)計硬件電路時，可以使設(shè)計者免除編寫邏輯表達式或真值表的工作。這樣使硬件電路設(shè)計的難度有了大幅度的降低，從而可以提高工作效率，縮短硬件電路的設(shè)計周期。

1、可編程器件的內(nèi)部原理圖

使用VHDL語言實現(xiàn)的信號源FPGA內(nèi)部原理圖如圖2所示。

從圖4中可以看出，F(xiàn)PGA在系統(tǒng)時鐘（FOSC）和控制信號的驅(qū)動下，產(chǎn)生了6路高速序列及后續(xù)電路需要的導(dǎo)引頭控制信號。另外，輸入和輸出的信號通過指示燈指示其工作狀態(tài)，方便了設(shè)備工作狀態(tài)的判斷及調(diào)試。

2、高速脈沖的產(chǎn)生

根據(jù)系統(tǒng)要求，要為后續(xù)的數(shù)據(jù)采集系統(tǒng)提供將6路不同特征但嚴格同步的高頻信號。在本設(shè)計中，高速脈沖的波形構(gòu)成如圖3所示。

在圖3中，T1=100nS、T2=1000nS，數(shù)據(jù)順序輸出，10個數(shù)為一組，每組的前3位為通道標志，即用來指示輸出的波形是哪一通道，每通道的通道標識是唯一的。D6-D0組成7位二進制數(shù)，取值范圍0-119，每2mS遞增1，每2.4S循環(huán)一次。

具體的實現(xiàn)方法如下所示：

p1:process（RST，fosc）

begin

if （mode1=‘0’ and mode2=‘0’） or （mode1=‘1’ and mode2= ‘1’） or （RST = ‘0’） then j 《= “000000”;

elsif fosc ‘ event and fosc = ’1‘ then

case count1 is

when “0000” =》 j（0）《=’0‘;

when “0001” =》 j（0） 《=’1‘;

when “0010” =》 j（0） 《=’0‘;

when “0011” =》 j（0） 《= count（6）;

…………………………

when “1001” =》 j（0） 《= count（0）;

when others =》 j（0） 《= ’1‘;

end case;

end if;

end process p1;

I1 《= j（0）;

在具體實現(xiàn)時，為了使6路高速脈沖信號區(qū)別開來，將分別負責(zé)計6路信號D0~D6部分的計數(shù)器初始值賦為：0，20，40，60，80，100。6路高速脈沖的輸出波形圖如圖4所示。

由圖4可以看出，通過改變向量j的值，并將它的每一位賦給高速序列的輸出端口，可以產(chǎn)生6路嚴格同步的高頻序列。且由于各路在輸出的過程中，有可能出現(xiàn)多個周期的高電平或低電平，使得輸出信號中不僅包含了高頻信號（信號的上升和下降沿），也包含了低頻信號，能夠全面檢測數(shù)據(jù)采集器的高頻和低頻特性。

三、典型單元電路設(shè)計

1、 FPGA上電復(fù)位電路

為了實現(xiàn)FPGA的可靠復(fù)位，在信號源設(shè)計中，我們使用專用的芯片MAX708來產(chǎn)生復(fù)位信號。EPM10K10的配置引腳中，INIT-DONE狀態(tài)引腳屬于漏極開路輸出類型，該引腳的功能為：用來指示該器件已經(jīng)初始化完成并且處于用戶狀態(tài)。在配置期間，INIT-DONE輸出為低，在配置完成后，該管腳變?yōu)楦摺．?dāng)INIT-DONE管腳的電平發(fā)生跳變，即芯片MAX708的 輸入端有上升沿到來時， 端輸出持續(xù)時間為200ms的復(fù)位脈沖。復(fù)位模塊的原理圖如圖5所示：

相對于分離芯片，MAX708構(gòu)成的復(fù)位電路大大地改善了系統(tǒng)的可靠性和精確度。

2.高速脈沖信號輸出驅(qū)動模塊設(shè)計

從中心控制邏輯單元中輸出的高速脈沖要經(jīng)過差動濾波放大電路后才能得到所需要的波形。在該差動濾波放大電路中采用集成芯片AD9631作為放大電路中的放大器。高速運放AD9631小信號模型工作頻率320MHz， 大信號模型175MHz；超低失真，低噪聲；高速視頻模擬信號的驅(qū)動電路的原理如圖6所示。

差動放大電路是高速信號源信號輸出的主要電路部分。在設(shè)計中使用外部頻率補償法，可以降低環(huán)路增益，提高電路穩(wěn)定性［3］。如圖3所示，運算放大器的兩個輸入端之間跨接一個電阻R14=100?，此電路既可以是反相放大器，也可以是同相放大器，這取決于輸入源接在正相輸入端還是反相輸入端。R14的存在并不影響Aideal的大小，只是增大了支流噪聲增益產(chǎn)生直流輸出誤差。另外，在差動放大電路中，與反饋電阻并聯(lián)接一個10PF的電容，該電容的作用是維持運算放大器良好的穩(wěn)定性。在高速脈沖的輸出接口上，本系統(tǒng)選用SMA連接器后接同軸電纜的方法來實現(xiàn)良好的傳輸效果。

五：結(jié)論

用可編程邏輯器件設(shè)計實現(xiàn)的信號源不僅具有電路簡單、體積小等突出優(yōu)點，還便于設(shè)計的修改和優(yōu)化，大大縮短了產(chǎn)品的開發(fā)設(shè)計周期；同時通過相應(yīng)的EDA工具進行充分的功能仿真和時序仿真，可以將設(shè)計的缺陷盡量消滅在設(shè)計的早期，進一步提高產(chǎn)品的可靠性。經(jīng)上述設(shè)計的高速脈沖信號源已成功應(yīng)用于某型號高速數(shù)據(jù)采集系統(tǒng)的自檢與調(diào)試，能夠輸出穩(wěn)定、可靠的高速脈沖信號、時鐘信號及采集系統(tǒng)所需的控制信號。

文章創(chuàng)新點：本文設(shè)計的基于FPGA的高速脈沖信號源能產(chǎn)生6路嚴格同步的、包含時間及通道編碼信息的高速脈沖，可用于檢測數(shù)據(jù)采集系統(tǒng)的高頻及低頻特性。

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