1、引言

在現代數字通信中， 數據傳輸，時鐘校時等問題中很重要的一個方面是信號的同步。而同步系統中的核心技術就是鎖相環。通常商用的全數字鎖相環（DPLL）的關鍵部件是電荷泵和數字延遲線。電荷泵將數字鑒相器得到的相位差信息以電荷的方式累積起來，并根據積累的電荷量控制數字延遲線的反饋環，從而獲得相應的本地估算時鐘。即使是微小的相位差，也會導致電荷泵的電荷的累積。因此，這種技術實現的鎖相環可以達到很高的同步精度。

但使用這種技術實現的全數字鎖相環是針對高頻信號（如大部分FPGA中內嵌的DPLL都要求輸入時鐘在25MHz以上）。而由于低頻信號的特點，使它相對一般的信號存在以下特殊的要求：

1. 作為輸入時鐘脈沖頻率低，因此追蹤速度比較慢，必須充分利用相位差信息以提高追蹤速度。如，GPS秒信號的頻率為1Hz。以最壞的情況計算，相位差為 ，即輸入時鐘和本地估算時鐘相差0.5s。如果每次調整1μs，同相需要500000s。如果每次調整過多，鎖相時精度達不到要求。

2. 時鐘抖動（clock jitter）的影響在低頻信號中比較明顯。對于一個1KHz的低頻信號，即使時鐘抖動只占信號周期的0.1%，也會出現1μs的偏差。這樣的時鐘抖動會導致鎖相環試圖跟蹤，使鎖相環的輸出出現抖動。

而且，低頻信號的鑒相周期較長（如GPS的秒脈沖為1s），很難實現電荷泵在這么長的時間內，其存儲的電荷不流失。因此，通常商用的DPLL無法用于這樣的低頻時鐘信號。同時GPS的秒脈沖的時鐘抖動可能達到1μs 以上。對于時鐘源，這些時鐘抖動是需要濾除的。

因此，本文在分析通用全數字鎖相環的實現技術的基礎上，提出一種針對低頻信號的全數字鎖相環的實現技術。

2、鎖相原理：

全數字鎖相環是根據輸入時鐘和本地估算時鐘之間的相位誤差對本地估算時鐘進行不斷的反饋調節，從而達到本地估算時鐘相位跟蹤輸入信號相位的目的。

本設計要求能在較短的時間內對時鐘信號鎖定，同時又希望完成鎖定后，對時鐘信號的時鐘抖動有較強的濾除作用。因此，DPLL可分為兩個工作狀態：鎖定狀態和失鎖狀態。在不同工作狀態下，采用不同的濾波原則，以達到較快的鎖定速度，同時使輸出信號的時鐘抖動較小。

本設計由四個部分組成：數字鑒相器（DPD），數字環路濾波器（DLF），數字壓控振蕩器（DCO）和鎖定檢測電路。數字鑒相器檢測輸入時鐘信號和本地估算信號的相位關系，而數字環路濾波器根據相位關系產生控制信號。當鎖相環處于鎖定狀態時，因為輸入時鐘信號的時鐘抖動是隨機出現，即時鐘信號和估算信號的相位先后關系是平均出現的。因此，經過環路濾波器的隨機徘徊濾波器（可逆計數器）時，隨機徘徊濾波器的計數值保持在閾限內，鎖相環保持在鎖定狀態，濾除了輸入時鐘信號的時鐘抖動。當失鎖時，時鐘信號的相位總是超前估算信號，或反之。隨機徘徊濾波器溢出，鎖相環進入失鎖狀態。在失鎖狀態下，環路濾波器經過高位和低位兩個計數器將相位關系轉化為控制脈沖。高位計數器輸出頻率控制脈沖，低位計數器輸出相位控制脈沖。利用相位差信息，在一個鑒相周期內，低位計數器可以輸出多個脈沖，從而以對數關系（log）實現移相，實現較快的鎖定速度。如果，在一個鑒相周期內，相位差過大時，高位計數器輸出控制脈沖使估算信號的頻率變化，實現鎖頻。

3、各功能模塊的實現：

本設計使用自頂向下的設計方式，分為數字鑒相器，數字環路濾波器，數字壓控振蕩器和鎖定檢測電路。

3.1數字鑒相器：

常用的鑒相器常用的有兩種類型：異或門（XOR）鑒相器和邊沿控制鑒相器（ECPD），本設計中在鎖定時需要利用相位差達到快速同步的目的，因此采用邊沿控制鑒相器。

如圖，鎖存器提取時鐘信號和本地估算信號的上升沿，當檢測到上升沿時，鎖存器輸出“１”。鑒相狀態轉移邏輯根據鎖存器的輸出“１”的先后關系判斷相位先后，輸出up/down信號控制數字環路濾波器中的加減計數器，并在鎖存器同時輸出“１”時，將鎖存器清零，準備下一次鑒相。同時在相位差信號中指出兩者的相位差，其占空比和相位差成正比。因此，邊沿控制鑒相器的鑒相范圍為［0，2 ］。

3.2數字環路濾波器：

DPLL的數字環路濾波器（DLF）是本設計的關鍵。它由兩部分組成：隨機徘徊濾波器和低通濾波器。當DPLL處于失鎖時，低通濾波器將相位差信息轉化為控制信號，控制數字壓控振蕩器的輸出，使本地估算信號和輸入時鐘信號同步。同時，隨機徘徊濾波器的輸出送入鎖定檢測電路，以判斷DPLL是否已經鎖定。當DPLL鎖定時，低通濾波器的輸出被阻斷。而鎖定檢測電路根據隨機徘徊濾波器的輸出判斷DPLL是否失鎖。

隨機徘徊濾波器可以用模為K的可逆計數器實現。模K計數器復位時值為K，每一個鑒相周期，當輸入信號和本地估算信號的上升沿不一致時，計數值變化1，當up為1時，計數器向上計數。當down為1時，計數器向下計數。當計數值為閾值0或2K時，計數器產生進位信號，并復位為K。鎖定檢測電路根據進位信號，判斷DPLL的工作狀態。

根據仿真結果可見，在鎖定狀態下隨機徘徊濾波器的計數值在［0，2K］的范圍徘徊時，沒有進位產生。有效的濾除了輸入時鐘信號的時鐘抖動和隨機噪聲。

在DPLL失鎖的情況下，鑒相產生的相位差信息通過低通濾波器成為控制信號。根據鎖相環的鎖頻，鎖相的要求，低通濾波器可以使用兩個計數器級聯而成。當低位的計數器計到閾值時，產生進位脈沖，使壓控振蕩器的輸出脈沖移相。同時，高位計數器加一，當高位計數器進位時，壓控振蕩器的分頻比隨之變化。輸出脈沖的頻率改變。

由仿真結果可見，根據鑒相器的相位差信息，低通濾波器將它轉化為壓控振蕩器的控制脈沖（lf_tmp和p_cnt），其中lf_tmp控制相位移動。只有在一個鑒相周期內，相位差較大時，高位計數器才會輸出進位脈沖（p_cnt），使分頻比改變，加快鎖定并實現鎖頻。因此，在每個鑒相周期結束時，高位計數器要清零。

3.3數字壓控振蕩器：

數字壓控振蕩器由脈沖加減電路和分頻比可變的分頻器組成。其中，脈沖加減電路實現了對本地估算信號的相位的調整，分頻器實現了頻率的調整。數字壓控振蕩器受鎖定檢測電路的控制。當鎖定狀態時，環路濾波器的調整信號被禁止。

在失鎖時，脈沖加減電路的控制信號為鑒相器的up/down信號和低位計數器輸出的加/減控制脈沖。如果up信號為“１”，同時加/減控制脈沖出現一個控制脈沖時，脈沖加減電路少輸出一個脈沖，使本地估算信號落后一個脈沖的相位；反之，脈沖加減電路多輸出一個脈沖。調整信號被禁止時，脈沖加減電路則是一個對中心工作頻率兩分頻的分頻器。分頻器的輸入信號為鑒相器的up/down信號和高位計數器輸出的進位脈沖。每當輸入一個進位脈沖時，分頻比根據up/down相應加/減1，調整輸出信號的頻率。

3.4鎖定檢測電路：

鎖定檢測電路可用計數器實現，它的原理是檢測環路濾波器的隨機徘徊濾波器的進位信號。當DPLL處于鎖定狀態時，隨機徘徊濾波器出現進位信號時，DPLL進入失鎖狀態。而在失鎖狀態的情況下，每個鑒相周期，鎖定檢測電路的計數器的計數值加一。當隨機徘徊濾波器出現進位時，鎖定檢測電路的計數器的計數值被清零。如果，經過預定數值的鑒相周期，隨機徘徊濾波器都沒有出現進位，鎖定檢測電路的計數器達到閾值，輸出進位，DPLL進入鎖定狀態。表明在一定誤差范圍內，輸入信號和本地估算信號的相位和頻率一致。

4、結語

如圖，在失鎖情況下，lf_tmp為脈沖加減電路的控制脈沖，根據輸入信號（sign）和本地估算信號（clk）的相位關系，脈沖加減電路的輸出脈沖（divclk）相應的多/少輸出脈沖，使sign和clk信號的相位逼近。然后，divclk經過分頻比可變的分頻器，產生本地估算信號（clk）。

由于鎖定環路的各部分的工作頻率是在外部晶振f的工作頻率下。因此最終的鎖定同步誤差取決于晶振頻率f，為1/f（秒）。在失鎖狀態下，利用了相位差的信息。假設上升沿相差T秒，當Ｔ較小時環路的每個鑒相周期的相位移動為 秒。而Ｔ較大時，分頻器的分頻比改變，實現鎖頻。因此，當GPS的秒信號的相位差為 時，即0.5秒，而晶振頻率為1MHz時。將用 秒（約22秒）達到鎖定。

本設計在分析了低頻信號的特點后，利用CPLD實現了對低頻信號的鎖相技術。在使用Altera公司的EPM7128SCL84-7芯片和quartus 2軟件仿真可得，本設計能夠滿足對低頻信號的鎖相要求。

本文作者創新點：分析了低頻信號的特點和普通商用數字鎖相環的原理后，提出一種基于CPLD用于低頻信號的數字鎖相環的實現方法。這種實現方法對于低頻信號可以達到較快的鎖定速度和較小的時鐘抖動。

責任編輯：gt