1、引言

在信號處理過程中，我們通常將模擬信號轉化為數字信號進行處理或傳輸。原始數據用取樣的方法進行采集，通過A/D轉換將模擬信號變成數字信號。但是這樣的數字信號由于碼位多，在傳輸過程中占用帶寬多，傳輸率也低。為了提高傳輸效率，必須對原始數據進行量化處理。在實際運用中通常采用非均勻量化。采用輸入信號幅度和量化輸出數據之間定義了兩種對應關系，一種是在北美日本使用的 律；另一種是在歐洲中國大陸使用的A律。A律壓縮重要運用于數字電話通訊中的語音壓縮編碼，如何實現快速壓縮已成為實際應用的關鍵。隨著VLSI（超大規模集成電路）特別是FPGA技術的日益成熟，基于FPGA的各種壓縮編碼的實現顯示出其獨特的優勢和廣泛的應用前景。本文針對13折線來的算法特點，提出一種并行數據處理且適合于實現編碼流水線作業的改進算法，運用VHDL語言將其在FPGA中實現，借助Quartus II 6.0平臺對其進行驗證、仿真，并對仿真結果進行分析，評估了系統的性能，證實了該算法的優越性和高效性。

2、原理

圖1 13折線示意圖

3、編碼流水線算法設計思路

本設計從適合流水線操作的角度對常規算法作了改進，前級完成相應位計算后將其結果傳遞到下一級，完成后進入下一組數據的編碼運算，從而達到流水作業的目的。由于每個模塊功能獨立，適合模塊化設計。

3.1極性碼C1

表示輸入信號抽樣值處于8個

4、具體實現

圖2 系統框圖

圖2系統框圖中實現了一種并行數據處理且適合于編碼流水線作業的改進算法，并采用FPGA具體實現。系統主要由狀態機（state）和比較單元（compare）這二部分組成，其中Comp1，Comp2，……Comp7這七個單元模塊在狀態機的控制下并行進行流水線數據處理。即在狀態機的控制下，在一個clk時鐘脈沖當中，七個單元同時進行著數據的處理工作，處理完成后，前一個Comp單元的輸出作為后一個Comp單元輸入，在下一個clk時鐘脈沖到來時緊接著又進行下一組數據處理。按照這種方式，依次處理下去，從而達到流水線作業的目的。下面對該系統進行具體實現。

4.1狀態機（state）

為了使comp模塊間有序進行工作，確保之間數據正確穩定的傳輸，特引入狀態機對各模塊進行數據讀、寫控制。

4.2比較單元（compare）

圖4 comp 單元流程圖（段落碼單元）

5、驗證結果

本文設計算法在quartusII 6.0開發平臺上，選用cyclone家族芯片對設計進行了功能、時序驗證［6］，時序結果如下（圖5）：

圖5 時序仿真結果圖

從圖5中可以看出，在clk=100MHz時鐘下，在第一個數據+1248（110011100000）輸入后，經過14個時鐘周期，輸出相應的帶極性的8位編碼為11110011，再第14個時鐘周期之后，隨后每兩個時鐘周期完成一組數據的壓縮編碼。這樣就實現了編碼的流水線作業，提高了數據處理效率。經過對數據的核對驗證，證明了數據運算的正確性，達到預計設計效果。

對系統進行運行速率評估，確定瓶頸通道如下圖6

圖6 時序分析圖

從圖5時序仿真圖可以知道，每兩個時鐘完成一組編碼，這是由于每個模塊完成數據處理需要讀寫兩個時鐘。從圖6可以看出，信號處理的最大時間消耗發生在comp7模塊內，耗時12.900ns，這意味著整個模塊的最大時間消耗為12.900ns。即有2T=12.900ns，計算出T=6.450ns，得出系統的最大時鐘頻率 Fmax=155.04MHz，最快編碼速率為77.52Mbyte/s。

6、結束語

在實際語音通訊中，由于語音采樣速率相對比較低，一般編碼速率通常為64Kbit/s，在A律壓縮編碼中，使用本文提出的并行數據處理算法，應用VHDL實現了編碼的流水線操作，最快編碼速率為77.52Mbyte/s。因此，在多路信號采集中使用該算法可以極大的提高系統的工作效率。

本文創新點：本設計從適合流水線操作的角度對常規算法作了改進，實現了流水線操作算法在FPGA上快速A律壓縮編碼的設計與驗證。

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