1. 引言介紹

跳頻通信具有保密性強，抗干擾能力強，頻譜利用率高等優點，獲得了廣泛的應用。跳頻同步是其中的關鍵技術之一。在短時間內實現同步并保障其穩定性已成為一個研究熱點。

隨著軟件無線電技術的發展， 傳統的模擬硬件接收設備逐漸向數字IC產品過渡。FPGA（現場可編程邏輯門陣列）以其豐富的邏輯資源和可重新配置的優勢， 成為人們前期研究與開發的重要手段。在FPGA上對跳頻同步技術進行研究， 具有重要的應用價值。

本文詳細介紹了一種全數字的跳頻快速同步方法及其在FPGA上的實現方案。

2. 跳頻同步方案

跳頻通信中，收發雙方依照約定的跳頻碼序列跳變載波頻率。跳頻同步是跳頻接收機調整本地跳頻序列與發端跳頻序列達到同步的過程，可以分為捕獲和跟蹤兩個階段。捕獲的任務是搜索接收到的跳頻信號的跳頻碼序列的相位，同時調整接收機本地跳頻碼序列的相位，直到兩者的相位差小于1/2跳時間。跟蹤的任務是校準跳頻碼序列之間剩余的相位差。

本文跳頻同步方案的原理圖如圖1所示。包括三個部分：頻率自相關，同步捕獲和同步跟蹤。同步捕獲用狀態機實現了改進的自同步捕獲法——快速出局式滑動捕獲法；同步跟蹤采用數字NCO進行跳頻時鐘鎖相。以上方法保障了系統在短時間內達到穩定的跳頻同步。

圖1 跳頻同步原理圖

I-D（積分門限判決器）：積分器

同步捕獲——快速出局

本文采用快速出局捕獲法，它是一種改進的滑動相關法。滑動相關法的優點是硬件簡單，抗干擾能力強，缺點是捕獲時間長，為 ，其中 L是跳頻周期。快速出局法對捕獲算法進行了改進，大大縮短了捕獲時間，達到?。快速出局法保持了滑動相關法的優點。

捕獲狀態機

本文用狀態機實現快速出局式捕獲電路。捕獲過程劃分為三個狀態：①快速出局狀態，②單周期確認狀態，③多周期確認狀態。

快速出局狀態：計數模塊對 M個頻隙內的判決結果累加計數，計數結果與預設門限比較，做出出局判決。若收發雙方跳頻序列未同步則將本地跳頻序列的當前狀態快速出局，跳頻序列相位滑動，重新開始本地載波與接收信號的相關、累計和出局判決；否則，快速捕獲成功，進入單周期確認狀態。

單周期確認狀態：計數模塊對一個跳頻周期內的判決結果累加，對累加結果進行門限判決。若捕獲成功，進入多周期確認狀態；否則返回快速出局狀態，重新開始捕獲過程。

多周期確認狀態：在若干個跳頻周期內對捕獲進行確認，確認成功，捕獲過程完成，進入跟蹤過程；否則返回快速出局狀態。

狀態轉移圖如圖2所示。圖中FOS_flag為快速出局捕獲標記，SOS_flag為單周期捕獲標記，FC_ASL為捕獲成功標記。進入跟蹤過程后，時刻檢查SOS_flag，一旦失去同步，立刻跳回狀態①，重新進行捕獲。

圖2 捕獲過程狀態轉移圖

捕獲時間分析

無干擾時，快速出局式滑動捕獲法在第 個頻隙捕獲成功的概率為：

（1）

其中 為出局參數， 為跳頻碼周期

此時其捕獲時間的期望為［5］：

（2）

由公式2可知，快速出局法的捕獲時間為 ，遠小于滑動相關法的捕獲時間 。

同步跟蹤——數字NCO

捕獲完成后，收發雙方的跳頻碼序列間剩余的小于1/2跳時間的相位差由跟蹤過程校準。

圖3 負反饋跟蹤環

跟蹤過程如圖4所示。由圖中可看出，經過數個周期，即可完成跟蹤。

圖4 跟蹤過程

3. 仿真結果

用Verilog HDL實現上述跳頻同步方案，綜合，映射，布局布線后，調用Modelsim進行后仿真。仿真條件如表1所示。

FPGA片上時鐘/AD采樣時鐘 40 MHz

表1 仿真條件

仿真結果如圖5所示。捕獲狀態機起始狀態為狀態①，經過兩次跳頻碼滑動后，本地跳頻序列捕獲到了發端序列，進入狀態②；一個周期捕獲確認后進入狀態③；經過再次確認，fc_asl信號值由0到1，捕獲完成，進入跟蹤。經過5個頻隙，收發端跳頻時鐘之間的相位差降到預設門限以下，tc_asl信號值由0到1，跟蹤完成，同步結束。同步時間約0.25s，遠小于短波跳頻電臺要求的5s接入時間。在信噪比-12dB時，本方案能夠迅速達到精確同步。

圖5 仿真結果

4. 硬件平臺

FPGA器件具有速度快，編程靈活，可重新配置，通用性好，規模大等優點，適合進行高速數據處理。考慮到成本以及需求，本文選用容量50萬門電路的Xilinx VirtexII系列FPGA XC2V500做為中頻數據處理系統的核心運算單元。其內部時鐘頻率可達420MHz，整合了大量的分布式RAM，集成了32個18×18bit乘法器，并有多個數字時鐘控制模塊（DCM）以及全局時鐘布線資源。硬件平臺如圖6所示。除了FPGA模塊外，還包括AD/DA轉換器，DSP以及其它的外圍器件。AD轉換器是采用AD9238芯片，采樣精度12bit，采樣速率最高可達100MHz；DA轉換器是采用AD9742芯片，采樣精度12bit，采樣速率最高可達120MHz。

圖6 硬件平臺框圖

前文所述跳頻同步方案利用Verilog編程，Synplify綜合，Xilinx ISE布局布線后，通過Modelsim后仿真驗證電路的正確性，并最終在FPGA芯片上實現。芯片資源占用如表2。

表2 XC2V500資源占用情況

5. 小結

本文設計了一種高效的跳頻同步方法，并介紹了該方法在FPGA平臺上的實現方案。本文作者創新點是設計并實現了基于狀態機的快速出局滑動捕獲電路的和基于計數器的NCO跟蹤電路。此方案同步性能優越，保障較強的抗干擾能力的同時大大縮短跳頻同步的時間，在信噪比為-12dB的情況下仍能在短時間內達到精確同步，并且電路結構簡單，硬件消耗少。這種方法在跳頻通信中有廣泛的應用前景，對工程實現有重大的意義，并且具有很好的通用性，實際應用中，可通過修正參數適應不同頻段和跳速的需求。

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