1、引言

八路脈沖量輸入模板（Pl）的功能是對8路0-50kHz閥值電壓在0-5V、0-12V、0-24V電平的脈沖量信號進行測量，可以進行相應的頻率型和累積型信號的計算。頻率型和累積型分別適用于不同的場合。當對累積精度要求較高時使用累積型組態，而當對瞬時流量精度要求較高時使用頻率型組態。

2、模板的主要技術指標

1. PI模板可允許八路脈沖量信號輸入，并且通道之間是點點隔離的;

2. 信號頻率的輸入范圍：頻率型信號為0-50kHz，累積型信號為0-2kHz，輸入電流大于7mA;

3. 對輸入的脈沖量信號采用專用設備FPGA進行計數，做批處理;

4. 通過工程師站配置所需信息：每一路可選擇輸入信號范圍和類型及對應的工程量量程、上下限報警點等，并記憶于模板上的非易失性存儲器中;

5. 根據所配置的信息，智能節點實現自動測量;

6. 最小辨識的輸入脈沖信號寬度為5μs，分辨率1Hz;

7. 具有整形處理、掉電保護、通信故障自檢與報警及CPU故障自檢與報警功能;

8. 專用計數設備FPGA與脈沖量信號之間采用了光電隔離措施，抗干擾能力強;

9. 可安裝于測量現場，通過CANBUS總線將每一路的測量信息傳送到主控模板，方便地組成智能分布式控制系統。

3、模板的硬件組成及總體設計

PI模板選用MCgslZD64為微處理器，配以Altera公司生產的ACEXIK系列現場可編程門陣列即GA器件EPIK10、AGILENT公司的高速光耦合器6N136、施密特觸發器74HC14、總線驅動器PCA82C250等組成。PI模板設置了8路輸入通道，用來采集0-50kHz閥值電壓在0-5V、0-12V、0-24V電平的脈沖量信號，信號通過高速光耦合器6N136，再經施密特觸發器74HC14對信號整形，整形后的信號進入FPGA器件EPIK10，在該器件內部完成對8路脈沖量信號的計數，同時微處理器MC9512D64實現對FPGA器件的控制，從而完成對8路脈沖量的計數及結果的存取，并通過CAN總線通信將結果傳送到主控模板。

該設計選用了Altera公司生產的ACEXIK系列FPGA器件EPIK10實現對8路脈沖量的計數，對于該器件的設計及功能的實現是PI模板設計的重點和難點，下面就從可編程邏輯器件開始做詳細的介紹。Pl模板總體設計如圖1所示。

圖1 PI模板總體設計圖

4、FPGA實現8路脈沖量計數的設計

4.1 CPLD與FPGA的區別

在主控模板的設計中，采用了CPLD實現了總線的轉換，在脈沖量模板中又使用了FPGA來實現對脈沖量的計數。概括起來FPGA和CPLD都是由邏輯單元、I/O單元和互連三部分組成的，I/O單元的功能基本一致，單元、互連以及編程工藝則各不相同，而它們的區別又決定了它們應用范圍的差別。

在選擇可編程邏輯器件時，所選器件的邏輯資源量能否滿足系統的要求是首要考慮的因素，但在實現調試前很難準確確定芯片耗費的資源。PLD器件的應用大都是在使用開發軟件前大概估算一下所需資源量，選擇有一定冗余的器件以便充分滿足系統的設計要求，同時也要考慮系統設計完成后，有可能增加新的功能，以及后期硬件升級的可能性。本系統設計時選用的是可編程邏輯器件的主流廠家Altera公司新近提供的一款中等密度器件ACEXIK系列的FPGA器件EPIK10。

ACEXIK系列采用SOPC設計，是基于Altera公司的查找表結構的一種現場可編程門陣列（FPGA），性能高，功率低。ACEXIK系列基于靜態存儲器SRAM結構，管腳之間的延遲低于3.5ns，集成了10000-100000個可用門。

4.2 配置器件

基于靜態存儲器SRAM結構的可編程器件在芯片掉電時其存儲的數據將丟失，所以這類FPGA必須與一塊EPROM或EZPROM連用—將各點的編程數據存儲在E2PROM（或EPROM中）。芯片每次上電工作時，首先將各編程點的觸發器按E2PROM中存儲的數據置位，則FPGA芯片就能執行所設計的功能。因為在這種方式中，各實際的連接器件并未像CPLD那樣被燒死，換用其他編程數據即可按其他的設計結果工作，所以常將這種方式稱為配置（Configure）。

Altera的配置器件可以存儲基于SRAM工藝的ACEX、FLEX、APEX系列器件的配置數據，提供的配置器件支持ISP，簡化了設計流程，并且可以現場升級;支持多重端口電壓標準，支持3.3V和5V電壓，適合于混合電壓設計使用，并且密度范圍寬。該設計中選用的EP1K10器件的配置器件可以是EPC1、EPC2和EPC1441，它們都支持3.3V和5V電壓，不同的是存儲空間大小不同，設計中選用了EPC1441，它可存儲440800個字節。

所有的APEX、FLEX和ACEX系列器件可以控制整個配置過程，在不需要控制器的條件下可以自動的從配置器件當中讀取數據，完成配置過程。如圖2所示，是用EPC1441配置EP1K10器件的電路圖。

EPC1441將配置數據存儲在EPROM中，用內部振蕩器存儲串行時鐘數據的輸出。OE、nCS和DCLK引腳為地址計數器和輸出三態緩沖器提供控制信號。配置器件發送一串連續的配置數據到它的DAIA引腳，這樣數據就被發送到EP1K10的DATA0或DATA輸入引腳上，完成了配置過程。

4.3 開發軟件Max+PlusII的功能及使用

對于CPLD/FPGA的設計來說，成功與否在很大程度上取決于EDA開發軟件。在提供高性能芯片的同時，Altera公司也提供了強大且易于使用的軟件開發工具Max+PlusII。設計者不需精通器件內部的復雜結構，可以用自己熟悉的設計工具，如原理圖輸入或硬件描述語言建立設計，Max+PlusII把這些設計自動轉換成最終所需的格式，設計速度非常快。Max+PlusII的設計流程包括幾個部分，如圖3：

圖2 EPC1441配置EP1K10器件電路圖 圖3 軟件開發流程

Max+PlusII為實現不同的邏輯功能提供了大量的圖形元件和宏功能符號供設計人員在圖表編譯器文件中直接使用。這些功能為FPGA的設計提供了高度的靈活性，縮短了開發周期，在該設計中使用了大量的74系列邏輯實現鎖存、計數、譯碼等功能。

5、具體設計方案及實現

模板選用Altera的FPGA器件EP1K10實現8路脈沖量計數的功能，如圖4所示。

圖4 FPGA內部設計框圖

對該器件的設計包括接口電路設計和計數電路設計兩個部分，其中計數電路部分又包括閘門、計數器和鎖存器三個部分的設計。

圖5是對計數電路部分的具體設計原理圖，圖中只畫出了對第一路脈沖量信號計數的電路，對其他七路信號的計數與此相同。如圖所示，選用74HC125相當于一閘門，脈沖信號接到輸入引腳，輸出控制引腳接至CPU來控制何時將脈沖信號輸出至計數器開始計數。一個74HC125可控制四路脈沖信號，那么只需兩個74HC125即可完成對八路脈沖信號的計數使能。

圖5 EP1K10實現脈沖計數的內部原理圖

對計數器的設計是用4片4位二進制加法計數器74161采用同步級聯方式構成的16位二進制同步加法計數器。四個芯片公用外部時鐘和清零信號。由于低位片的ENT=ENP=1，所以總是工作在計數狀態。而高位片的ENT、ENP接低位片的進位輸出端RCO，所以只有當低位片計數到最大值1111時，RCO=1使高位片的ENT=ENP=1，滿足計數條件，在下一個時鐘脈沖到來時，低位片回零，高位片加1，實現了進位。由于四個芯片共用外部時鐘，在需要翻轉時，四片同時翻轉，所以稱為同步級聯。

Max-PlusII中提供了大量的庫文件，其中包括了上面設計圖中的74系列邏輯元件及各種門，只需調用即可。在新建的項目下輸入設計好的圖形后，下一步是對其進行編譯。打開“ComPiler”，選擇“start”開始編譯。編譯成功后生成時序模擬文件和器件編程文件。若有錯誤，編譯器停止編譯，并在下面信息框中給出錯誤信息。編譯器通過“TimingSNFExtractor”后就可以進行時序模擬，判斷輸入輸出間的延遲。

為使設計符合用戶的要求，由編譯器自動選擇的目標器件和管腳鎖定將由用戶重新選擇。此時需要對項目進行重新編譯。最后將設計的項目配置到所選擇的器件中。

本文作者創新點：

可編程邏輯器件的應用成為現代電子電路設計中的高效方式。本文基于FPGA實現了對8路脈沖量信號的計數功能，滿足了模板的性能要求，同時，具有較強的實時性，可以滿足工業現場高速通信的需要，也可為復雜控制系統實現實時控制提供強有力的工具。

責任編輯：gt