概述

隨著FPGA芯片密度的增加，串行PROM已不能適應高密度的FPGA的配置。大容量的并行PROM所要求的尋址方式又不能直接與FPGA接口，這時可以采用XC9500 CPLD和PROM對高密度FPGA進行配置。FPGA設備在線配置或電源上電時，配置邏輯會被自動清除。FPGA的PROGRAM信號必須在300ns內置低，使配置邏輯復位。INIT輸出在內部配置存儲器清零期間保持低電平。一旦INIT管腳變高，就表明設備已準備接受配置。

FPGA的配置有主設備串行配置和從設備串行配置兩種方式。XC4000和Spartan系列設備在INIT變高后要求在設備準備接收配置數據之前有一個超時期，但Spartan-Ⅱ不在此列。在主設備串行模式下，FPGA在超時達到要求之前關閉配置時鐘（CCLK）。在從設備串行模式下，必須在超時期完成后才能開啟CCLK。而Spartan-Ⅱ和Virtex系列在INIT信號變高之后不要求超時期，一旦INIT信號變高，設備立即準備接收配置數據。

接口設計

在串行配置模式下用并行PROM對FPGA進行配置時，需要專門的接口進行并行數據到串行數據的轉換，并管理FPGA的配置信號。接口的設計方法很多，圖1是使用XC9500 CPLD配置FPGA的電路結構。

VSPROM的設計

設計虛擬串行PROM（VSPROM）的目的是為并行PROM和FPGA之間的連接提供接口，接口的任務是將從PROM中讀來的數據轉換成串行輸出，然后再將地址遞增。VSPROM的結構如圖2所示。在處理數據的同時，VSPROM還管理INIT和DONE信號。在配置期間，如果INIT被FPGA拉低，表明出現配置錯誤，VSPROM必須復位并等待用戶將FPGA復位，然后重新配置。一旦FPGA的DONE變高，表明配置成功，VSPROM就撤消ROM_CS來取消PROM的使能，將自己和PROM與FPGA隔離，并將DOUT設為高阻態。

在VSPROM的設計中，使用XC9536PC44-10、XCV600BG432-6和一個8位的PROM（AT27C080）驗證。

主設備串行配置時，Xilinx FPGA提供配置時鐘（CCLK）。CCLK與VSPROM的時鐘CLK_IN直接相連。Virtex和Spartan-Ⅱ支持的最大配置速率是60MHz，XC4000/Spartan系列支持的最大配置速率是8MHz。然而，實際的最大配置速率還應該考慮PROM的存取時間（TACC）和主設備串行輸入的時間（TDSCK）。

主設備串行模式下PROM的頻率=1/（TACC+TDSCK）。

TACC對于Virtex為5.0ns，對于XC4000/Spartan系列是20.0ns，PROM的TACC對于AT27C080是100ns。因此，對于Virtex設備最大頻率為9.5MHz，對于XC4000/Spartan設備最大頻率為8.3MHz。這就是說，Virtex設備的配置頻率受PROM的限制，而XC4000/Spartan設備的配置頻率受自己內部CCLK的限制。為了加快Virtex設備的配置速度，可以選擇更快的PROM。在主設備串行模式下，FPGA在準備好接收配置數據之前會關閉CCLK，因此VSPROM的設計不用考慮其他問題。

從設備串行配置有專門的振蕩電路提供配置時鐘，速度比較快。振蕩電路的時鐘輸出必須接FPGA的配置時鐘（CCLK）和VSPROM的時鐘（CLK_IN）。最大配置頻率對于Virtex是66MHz，對于XC4000/Spartan系列是10MHz。同樣，配置頻率受到PROM的存取時間（TACC）和從設備串行輸入時間（TDCC）的限制，計算方法同上。

表1 不同的EPROM所需的地址線

從設備串行模式下對XC4000或者Spartan系列FPGA進行配置時，必須考慮設備開始的順序（這里討論的順序不適合Spartan-Ⅱ系列）。正如前面提及的，一旦INIT置高，設備能夠接收配置數據之前需要有一個超時期，VSPROM接口必須能夠在超時期達到之前封鎖振蕩電路的時鐘輸出。如果是Virtex或者Spartan-Ⅱ設備作為從設備，INIT置高后FPGA可以立即準備好接收配置數據，就不用考慮超時的問題。

在以上兩種配置方式下，并行PROM的大小和數目由配置FPGA所要求的配置位的數目決定。PROM的大小由所需要的地址線數目決定。缺省情況下，VSPROM設計使用19根地址線，對應4MB的PROM。當需要更多的容量存儲配置數據時，可以修改VSPROM源程序（VHDL或GENERIC）使其適應新的需求，詳細情況參見表1。如果配置要求多于19根地址線，可以使用XC9572設計VSPROM。

FPGA配置期間發生錯誤時，INIT信號變成低電平，配置程序中止。所以VSPROM需要管理INIT，當INIT變低時，VSPROM需要復位并等待FPGA的復位后才能進行重新配置。簡單的方法是可以在INIT變低時用VSPROM控制FPGA的PROGRAM變低，迫使FPGA清除自己的配置存儲器，然后重試?；蛘呖梢詫NIT接微控制器，在配置期間INIT變低時控制整個系統復位。

表2 兩個PROM的地址譯碼

接口的擴展

FPGA要求的配置空間大于所選的PROM時，可以使用多個PROM，連接方法如圖3所示。這時地址線是20位，高位地址線 ADDRESS（19）用來選擇PROM，見表2。

多個FPGA可以直接級連，如圖4所示。這種情況下對VSPROM沒有特殊的要求。CCLK，INIT，DONE和PROG信號必須并聯，前一個設備的DOUT信號連接下一個的DIN。

調試應用

為了保證FPGA的CCLK和DIN信號不受任何干擾，在設計電路板時通常在每個Vcc和GND之間加0.1μF和0.01μF的電容。同時，要保證Vcc的響應速度足夠快。如果電源響應速度不夠快、響應單調性不好，會影響系統的上電過程從而影響正確的配置。

所有的XC4000和Spartan設備都對5V和3.3V環境兼容。Virtex和Spartan-Ⅱ設備也可以直接應用于5V和3.3V的環境，在LVTTL與3.3V的Vcco相連時必須使用缺省的I/O標準。詳細情況參見Xilinx設備的電壓兼容性數據資料。Virtex-E設備不能直接應用在5V環境，因此在配置時必須加以考慮。

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