基于FPGA的FIFO設計和應用

引 言

　　在利用DSP實現視頻實時跟蹤時，需要進行大量高速的圖像采集。而DSP本身自帶的FIFO并不足以支持系統中大量數據的暫時存儲，這就要求大的中間緩存，而專用的高速FIFO芯片價格昂貴且容量受限，大大增加了商業成本，因此在實際應用中尋找FIFO代替器件是很有必要的。

　　1 器件選擇

　　這里在視頻信號處理系統中，將利用FPGA作為橋梁，實現對SDRAM的控制，以達到大量高速存取數據的功能。之所以選取SDRAM，主要是因為在各種隨機存取器件中，SDRAM的容量較大，價格較低，且數據突發傳輸模式大大提高了存取速度，能夠滿足應用的要求。

　　FIFO的速度受到兩個因素的限制：

　　(1)SDRAM的最高工作頻率。SDRAM的工作頻率越高，數據的傳輸速率就越高；

　　(2)SDRAM的突發長度。SDRAM的突發長度越長，對數據流的吞吐量就越大，可以從某種程度上提高數據的傳輸速率。

　　FIFO的大小由所選SDRAM芯片的容量來決定。該設計以采用MICRON公司的MT48LC4M3282(4 BANK×4M×32 b)為例，存儲容量為128 Mb，數據帶寬為32位，內部由4個BANK組成，每個BANK有4 096行和256列。

　　MT48LC4M3282的控制信號有CLK(時鐘信號)、CKE(時鐘使能)、CS(片選信號)、WE(寫使能)、CAS(列有效)、RAS(行有效)、DQM0～DQM3(輸入輸出使能)。控制信號組成的常用控制命令如表1所示。

　　2 FIFO系統設計

　　FIFO系統由FGPA和SDRAM兩部分組成。其中，FGPA內部包含FIFO監控器、緩沖器、SDRAM控制器三個模塊。FIFO監控器的作用是將FIFO的狀態轉變成狀態機的讀、寫信號。若操作為向SDRAM寫數據，則在FIFO已滿時，FIFO監控器送出一個信號，以阻止寫操作繼續向FIFO中寫數據而造成溢出；若操作為向SDRAM讀數據，則在緩沖器已空時，FIFO監控器送出一個信號，以阻止讀操作繼續從FIFO中讀數據而造成無效數據的讀出。FIFO的模塊結構如圖1所示。

　　在該設計中，攝像頭采用640×480的屏幕分辨率，圖像深度為8，每秒為25幀，圖像數據量的大小為圖像中像素總數與圖像深度的乘積，由此可以得出每幀圖像的大小為2．457 Mb，每秒鐘視頻產生數據的大小為61．44 Mb。因為系統向SDRAM控制器寫入和讀出數據的速度比較低，約為62 MHz，FPGA的外接晶振CLK為27 MHz，FPGA和SDRAM的工作時鐘由鎖相環4倍頻后生成，即為108 MHz，所以SDRAM控制器向SDRAM寫入和讀出數據的速率為108 MHz，因此二者屬于不同的時鐘域，需要用緩沖器作為輸入和輸出的緩存。

　　SDRAM控制器的模塊結構如圖2所示，其中SDRAM控制器內部包括：初始化模塊、模式寄存器、控制模塊和狀態機。SDRAM的接口設計是極其關鍵的，可根據SDRAM內部操作狀態之間的聯系，通過狀態機來實現接口設計。初始化模塊負責SDRAM的初始化，在上電和時鐘穩定后等待100 ms，至少執行一條空操作，然后對所有頁執行預充電操作，使所有頁處于空閑狀態，接著向各頁發出兩條刷新操作指令，最后發出一個模式寄存器裝載命令，使SDRAM有確定的狀態進行讀寫操作。模式寄存器可根據要求對SDRAM的突發長度、突發類型、CAS延時的時鐘數、運行模式和寫突發模式進行設置，確定SDRAM在讀寫操作時的工作狀態。模式寄存器M0～M2用于規定突發長度，可以為1，2，4，8。M3用于規定突發類型，當M3=0時，突發類型是連續的；當M3=1時，突發類型是交錯的。M4～M6用于規定CAS延遲的時鐘周期數，可以分為1，2，3。M7，M8用于規定運行模式。M9用于規定寫突發模式，當M9=0時，按實際編程的突發長度存取；當M9=1時，按單個存取單元寫入，但可按實際編程的突發長度讀出。

　　狀態機是SDRAM控制器的核心控制模塊，其作用主要有兩個方面：其一是對各模塊發出的操作請求進行仲裁，在適當的時刻作出反映，發出對SDRAM適當的控制命令；其二是協調各模塊之間的時序關系，滿足對SDRAM讀寫所必需的時序要求。狀態機的狀態轉移如圖3所示。

　　在模式設定之后，BANK和行地址選中需要訪問數據所在的具體BANK塊和行，狀態機對這一行發出激活命令，從激活到讀寫操作需要經過一個tRCD的延時，設計中選tRCD=20 ns，而系統時鐘周期為9．26 ns，所以從激活到執行讀寫操作之間至少需要3個時鐘周期。在執行讀寫操作時，只要狀態機通過讀寫命令選中數據所在行的列地址，就能達到讀寫具體存儲單元的目的。狀態機對SDRAM發出一個讀命令后，需要等待一個CAS latency，然后才能讀數據；而寫操作是實時的，不需要延時，狀態機在發出寫命令后，就可以對SDRAM進行寫操作。SDRAM同時只允許一行地址激活，因此在完成某BANK／ROW的讀寫操作后，對該BANK／ROW進行預充電，然后才能激活下一個BANK／ROW。從預充電成功到下一次激活命令成功，如果是在同一個BANK塊，則需要延時tRC，如果是不同的BANK塊，則需要延時tRRD。

SDRAM要求在64 ms之內對4 096行進行刷新，也就是每15．625μs刷新一行。由于系統時鐘周期為9．26 ns，所以刷新模塊計數達到1 685時，就需要對SDRAM發出刷新命令，保證SDRAM中的數據不丟失。將自動刷新請求設為優先請求，狀態機內部有請求仲裁邏輯，當自動刷新請求和其他請求同時出現時，優先保證自動刷新請求，狀態轉移至刷新操作，當刷新操作結束時，重新返回空閑狀態，開始響應其他請求。

　　3 工程應用介紹

　　該設計目的是為了擴展TMS320DM642的FIFO容量，以FPGA為接口，實現與SDRAM的連接。TMS320DM642可以對4 GB的地址進行尋址，而實際應用中FIFO的容量只有256 KB，尋址空間為0x0184000~0x0187FFFF，因此在實際應用中必須進行擴展。這里采用1片MICRON公司的MT48LC4M3282型號的128 Mb SDRAM，采用32位數據總線，將其通過FPGA配置在TMS320DM642處理器的EMIFA CE3上，其地址范圍為0xB0000000～0xB7FFFFFF。在該設計中，突發長度為8，CAS latency為3。圖4為用Modelsim SE 6．0仿真的SDRAM讀時序圖。

　　4 結 語

　　該設計已應用于目標識別與跟蹤系統中的幀緩沖。文中主要介紹了SDRAM的具體信號關系，說明各種操作命令，給出在高速圖像存儲系統中SDRAM控制器的具體硬件接口設計。大容量存儲器是FIFO的發展方向，從現在通用的SDRAM、專用的SRAM，到DDR SDRAM，容量越來越大，速度也越來越快，而用FPGA作為SDRAM的控制器，具有最大的靈活性，也能在最大限度上發揮SDRAM高速度的優勢，因此對它進行研究具有重要的意義。