電容諧振頻率的解釋

由于焊盤和引腳的原因，每個電容都存在等效串聯電感（ESL），因此自身會形成一個串聯諧振電路，LC串聯諧振電路存在一個諧振頻率，隨著電力的頻率不同，電容的特性也隨之變化，在工作頻率低于諧振頻率時，電容總體呈容性，在工作頻率高于諧振頻率時，電容總體呈感性，此時去耦電容就失去了去耦的效果，如下圖所示。因此，要提高串聯諧振頻率，就要盡可能降低電容的等效串聯電感。電容的容值選擇一般取決于電容的諧振頻率。不同封裝的電容有不同的諧振頻率。

需要注意的是數字電路的去耦，低的ESR值比諧振頻率更為重要，因為低的ESR值可以提供更低阻抗的到地通路，這樣當超過諧振頻率的電容呈現感性時仍能提供足夠的去耦能力。

降低去耦電容ESL的方法：

去耦電容的ESL是由于內部流動的電流引起的，使用多個去耦電容并聯的方式可以降低電容的ESL影響，而且將兩個去耦電容以相反走向放置在一起，從而使它們的內部電流引起的磁通量相互抵消，能進一步降低ESL。（此方法適用于任何數目的去耦電容，注意不要侵犯DELL公司的專利）

IC去耦電容的數目選擇

在設計原理圖的時候，經常遇到的問題是為芯片的電源引腳設計去耦電容，上面已經介紹了去耦電容的容值選擇，但是數目選擇怎么確定呢？理論上是每個電源引腳最好分配一個去耦電容，但是在實際情況中，卻經常看到去耦電容的數目要少于電源引腳數目的情況，如freescale提供的iMX233的PDK原理圖中，內存SDRAM有15個電源引腳，但是去耦電容的數目是10個。

去耦電容數目選擇依據：

在布局空間允許的情況下，最好做到一個電源引腳分配一個去耦電容，但是在空間不足的時候，可以適當削減電容的數目，具體情況應該根據芯片上電源引腳的具體分布決定，因為廠家在設計IC的時候，經常是幾個電源引腳在一起，這樣可以共用去耦電容，減少去耦電容的數目。

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