本次設計采用的AD采集卡是具有8通道模數(shù)轉(zhuǎn)換器(ADC)的FPGA夾層卡，采用ADS62P49芯片，具有14 bit分辨率，最大采樣速率達250 MS/s。ADC時鐘設計由AD9516芯片提供。AD9516參考時鐘為10 MHz，可選板上10 MHz的VCXO，也可選擇從板外提供時鐘。板卡采用高引腳數(shù)（HPC）連接器，輸入信號可以是單端信號，也可以是差分信號對。該板卡結(jié)構(gòu)框圖如圖5。

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3 PCIE DMA通信鏈路的實現(xiàn)

DMA控制器是利用PCIE總線進行高效率數(shù)據(jù)傳輸?shù)闹匾侄?。本設計中的DMA控制器負責在驅(qū)動程序的控制下，將ADC FIFO中的數(shù)據(jù)搬移到PC內(nèi)存中。

本文中的DMA控制器的代碼基于Xilinx公司提供的xapp1052 DMA demo進行了修改，主要由RX Engine、TX Engine和EP_MEM構(gòu)成，如圖6所示。由于本文只涉及數(shù)據(jù)采集接收，所以只針對TX Engine模塊與EP_MEM模塊加以說明。

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3.1 TX_ENGINE的設計

TX_ENGINE模塊負責按照PCIE協(xié)議緩存打包數(shù)據(jù)，并控制PCIE接口發(fā)送TLP給PC，從而實現(xiàn)對PC內(nèi)存的讀寫和對PC請求的回應。

3.2 EP_MEM的設計

EP_MEM模塊是整個FPGA的控制中心，DMA的控制和數(shù)據(jù)采集以及回放的控制都在該模塊內(nèi)實現(xiàn)。數(shù)據(jù)采集時，將adc_run_en置位，ADC即開始工作，并將采集到的數(shù)據(jù)放入TX FIFO中。主控Process若檢測到驅(qū)動程序請求數(shù)據(jù)，并且TX FIFO中數(shù)據(jù)大于16 KB時，即啟動一次Mwr DMA操作，將16 KB搬移到驅(qū)動程序的緩沖區(qū)中。搬移完畢后，向驅(qū)動程序緩沖區(qū)的首地址寫入一個非零的數(shù)據(jù)，以通知驅(qū)動操作完成。數(shù)據(jù)由FIFO單次寫入內(nèi)存的流程如圖7所示。

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4 連續(xù)存儲數(shù)據(jù)的實現(xiàn)

當需要采集的數(shù)據(jù)量小于1 GB時，可以先將采集到的數(shù)據(jù)整體保存在內(nèi)存中，再一次性寫入文件。由于內(nèi)存大小的限制，不能一次性開辟足夠大的存儲空間，但可以采用多次開辟內(nèi)存的操作。即當一個空間存滿之后，隨即將所得到的數(shù)據(jù)寫到硬盤中的目標文件中；然后再次開辟一段空間，向新的內(nèi)存空間中繼續(xù)寫入數(shù)據(jù)，再將數(shù)據(jù)轉(zhuǎn)移到硬盤當中。這一方法將一次大規(guī)模存儲操作變成多次小規(guī)模寫入操作，實現(xiàn)了不限制容量的存儲過程。另一方面，為了減少每次數(shù)據(jù)由內(nèi)存寫入硬盤的時間，將每次開辟的內(nèi)存空間大小定位16 KB，即當內(nèi)存每次從FIFO中讀取16 KB數(shù)據(jù)時，就立刻將其轉(zhuǎn)送到硬盤中的目標文件，此時每個開辟內(nèi)存的間斷時間是可以忽略不計的。該方法實現(xiàn)的流程如圖8所示。

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5 信號采集測試

5.1 單通道信號采集測試

用正弦波信號源作為AD輸入，設置采樣率為62.5 MHz、量化位數(shù)為16 bit、使用單通道ADC采集頻率為1 MHz的正弦信號，再將數(shù)據(jù)經(jīng)PCIE總線存儲至硬盤中。使用MATLAB作出數(shù)據(jù)圖像，得到的結(jié)果如圖9所示。

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由圖中可以看出，信號在時域是連續(xù)不失真的，且沒有明顯的雜波干擾。

再使用單通道衛(wèi)星導航信號作為數(shù)據(jù)源進行測試。信號源是由衛(wèi)星導航模擬器產(chǎn)生的GPSL1頻點的中頻信號，中頻為42.966 MHz，AD采樣率配置為62.5 MHz，存儲數(shù)據(jù)文件大小為20 GB，得到頻譜如圖10所示。從圖中看出，中頻頻點位置與預設值一致，并且頻譜圖像符合GPSL1信號BPSK調(diào)制規(guī)律。

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5.2 系統(tǒng)整體測試結(jié)果

將整套測試設備置于室外環(huán)境中進行實測信號驗證，測試位置為北京航空航天大學新主樓大平臺，測試頻點為GPSL1信號，得到8個通道的經(jīng)緯高均值和標準差統(tǒng)計結(jié)果如表2所示。由表2看出，該采集平臺采集存儲的數(shù)據(jù)在經(jīng)度、緯度兩個維度解出的定位誤差均在10 m以內(nèi)，高度誤差在20 m范圍左右，滿足了GPS定位要求。

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6 結(jié)論

為滿足衛(wèi)星導航抗多徑算法中對于同一時刻多通道原始數(shù)據(jù)的需求，本文設計并實現(xiàn)了一種以FPGA為處理核心、PCIE串行總線為高速通信介質(zhì)、固態(tài)硬盤為存儲設備的高速多路數(shù)據(jù)采集與存儲平臺。經(jīng)過對該系統(tǒng)的全面測試，結(jié)果表明系統(tǒng)可以同時準確采集并存儲多通道衛(wèi)星導航實際數(shù)據(jù)。由于PCIE協(xié)議的通用性，該平臺可適用于任何帶有PCIEx8及以上接口的PC系統(tǒng)中。在未來的設計中也可以擴展為多塊板卡同時工作，使得該平臺可以適用于更多通道的數(shù)據(jù)采集與存儲中，具備廣闊的應用前景。

參考文獻
[1] BRAASCH M.Optimum antenna design for DGPS ground reference stations[C].ION GPS 1994.Salt Lake City，UT：1994：1291-1297.
[2] NEHORAI A，PALDI E.Vector-sensor array processing for electromagnetic sourcelocalization[J].IEEE Trans.Signal Processing，1994，42(2)：376-398.
[3] MIRON S，MARS J I.Vector-sensor music for polarized seismicsources localization[J].EURASIP Journal on Applied Signal Processing，2005，1(1)：74-84.
[4] 夏宇聞.Verilog數(shù)字系統(tǒng)設計教程[M].北京：北京航空航天大學出版社，2008.
[5] 張琴，馬游春，李錦明.基于PCI Express高速數(shù)據(jù)采集卡的接口設計[J].測控技術(shù)，2010，29(2)：63-66.
[6] 沈輝，張萍.FPGA在PCI Express總線接口中的應用[J].現(xiàn)代電子技術(shù)，2010，33(14)：109-111.
[7] 劉寧.基于PCI Express接口的高速數(shù)據(jù)傳輸系統(tǒng)的設計與實現(xiàn)[D].太原：中北大學，2008.
[8] 薛小剛，葛毅敏.XilinxISE9.XFPGA/CPLD設計指南[M].北京：人民郵電出版社，2007.
[9] 劉凱，徐欣.基于Virtexs的PCI-Express總線接口設計[J].現(xiàn)代電子技術(shù)，2005(20)：107-109.
[10] 石峰，吳建飛，劉凱，等.基于Xilinx FPGA的PCIE接口實現(xiàn)[J].微處理機，2008(6)：18-22.